具有栅极间插件的闪存器件及其制造方法技术

一种非易失性存储器件，包括：第一和第二单元栅极，形成在单元区域内；第一和第二外围栅极，形成在外围区域内；以及栅极间插件，位于第一和第二单元栅极之间。该栅极间插件包括第一绝缘层、形成在第一绝缘层上的第二导电层，以及形成在第二导电层上的第三绝缘层。通过形成栅极间插件和间隔，从而降低阈值电压Ｖｔ变化。本发明专利技术还提供一种制造闪存器件的方法。

【技术实现步骤摘要】

本专利技术涉及一种闪存器件，尤其涉及一种具有栅极间插件以防止单元栅极之间互相干扰的闪存器件。
技术介绍
通常，NAND闪存器件包括多个单元块。每个单元块包括单元串，其中存储数据的多个单元被串联连接。漏极选择晶体管被提供于单元串与漏极之间，且源极选择晶体管被提供于单元串与源极之间。下面简单地描述相关技术中制造一种闪存器件的方法。通过浅沟槽隔离(STI)处理，在半导体衬底上形成一隔离结构，定义了有源区和场区。在有源区上形成一具有预定厚度的隧道氧化物膜。在隧道氧化物膜上形成一多晶硅膜。该多晶硅膜被用作浮动栅极的导电层。在多晶硅膜上形成一电介质膜。该电介质膜依次由氧化物膜、氮化物膜和氧化物膜叠置形成，从而形成一ONO层。在电介质膜上形成一第二多晶硅膜。这层多晶硅膜被用作控制栅极的导电层，并且这样形成以便共用给多个组合单元。控制栅极还包括沉淀在第二多晶硅膜上的钨硅化物，以减少控制栅极的电阻系数。通过光刻法以及蚀刻处理，栅极硬掩膜被沉淀在钨硅化物上，且形成了栅极线路。半导体器件被不断地小型化并被高度地集成。因此，由于单元栅极间的相互干扰，当相邻单元被编程时，单元的阈值电压Vt可以发生变化。随着单元在尺寸上不断地减小，例如100纳米或更小的单元，这样的相互干扰变得愈来愈重要。
技术实现思路
本专利技术的实施例涉及通过形成栅极间插件和间隔，从而降低阈值电压Vt变化。在本专利技术的一个实施例中，非易挥发性存储器件包括形成在单元区域内的第一及第二单元栅极；形成在外围区域内的第一及第二外围栅极；以及提供在第一和第二单元栅极之间的栅极间插件。该栅极间插件包括第一绝缘层、形成在第一绝缘层上的第二导电层以及形成在第二导电层上的第三绝缘层。在一个实施例中，器件包括形成在第一和第二外围栅极之间的第一栅极间间隔；以及形成在第一和第二外围栅极之间的第二栅极间间隔。该第一和第二栅极间间隔被配置为当第一和第二单元被编程时，其是浮动的。栅极间插件的上表面与第一和第二单元栅极的上表面齐平。该第一绝缘层包括介于第二导电层和第一单元栅极之间的第一垂直部分，以及介于第二导电层和第二单元栅极之间的第二垂直部分。在另一个实施例中，一种制造闪存器件的方法包括在单元区域内形成第一和第二单元栅极；在外围区域内形成第一和第二外围栅极；在第一和第二单元栅极上以及第一和第二外围栅极上形成第一绝缘层；在第一绝缘层上形成第二导电层；在第二导电层上形成第三绝缘层；以及移除第三绝缘层、第二导电层以及第一绝缘层的选择部分，以在第一和第二单元栅极之间形成栅极间插件。该栅极间插件完全填充了定义在第一和第二单元栅极之间的间隔。该移除步骤形成了分别提供在第一和第二外围栅极之间的第一和第二栅极间间隔。附图说明当结合相应的附图时，参考下列详细描述，可以更简单、更好地理解本专利技术更全面的评价以及更多的附加优点，附图中相似的引用符号代表相同或相似的部分，其中图1是根据本专利技术一个实施例的闪存器件的截面图；以及图2A至2C是示出了根据本专利技术一个实施例的制造闪存器件的方法的截面视图。具体实施例方式参考图1，闪存器件150包括隧道氧化物膜102、用于浮动栅极的第一导电层104、电介质膜106，以及用于控制栅极的第二导电层108，都形成在半导体衬底100上。多个栅极152形成在单元区域A内。栅极154和156形成在外围区域B内。多个低浓度离子注入区域110形成在单元区域A内。高浓度离子注入区域120形成在外围区域B内。栅极间插件118A形成在栅极152之间。栅极间间隔118B形成在外围区域B内的栅极154和156之间。在当前实施例中，利用了基本同样的处理形成栅极间插件118A和间隔118B。每个栅极间插件/间隔包括第一氧化物膜112、导电膜114以及第二氧化物膜116。该导电膜114可以是掺杂质的多晶硅(poly-Si)。在编程操作期间，通过向导电膜114施加电压，该栅极间插件118A被用来防止单元栅极之间的相互干扰。结果，减少了由于相邻单元晶体管的相互干扰而产生的单元区域A内的晶体管的阈值电压Vt变化。在编程操作期间，该栅极间间隔118B被安置在选择晶体管154的栅极的侧壁上。选择晶体管154可以是源极选择晶体管或者是漏极选择晶体管。图2A至2C是示出了根据本专利技术一个实施例来制造闪存器件的方法的截面视图。参考图2A，闪存器件(例如，NAND闪存器件)被形成在具有单元区域A和外围区域B的半导体衬底201上。该器件200包括隧道氧化物膜202和用于浮动栅极的第一导电层204。该第一导电层204可以是多晶硅膜。通过应用隔离掩膜的光刻法以及蚀刻处理，将该第一导电层204、隧道氧化物膜202以及半导体衬底200蚀刻到一预定深度，这样形成一个沟槽(未示出)。该沟槽定义了衬底201上的有源区域和场区域。绝缘膜形成在整个结构上以填充沟槽。该绝缘膜接着被抛光，形成一个隔离结构或浅沟槽隔离(未示出)。该隔离结构可以根据一预定厚度而被蚀刻，这样可以控制隔离结构的有效场氧化物高度(EFH)。电介质膜206形成在第一导电层206上。在当前实施例中，该电介质膜206包括顺序层叠的氧化物膜、氮化物膜以及氧化物膜以形成ONO结构。第二导电层208形成在电介质膜206上，以形成控制栅极。该第二导电层可以是多晶硅膜，或多晶硅膜和硅化物膜(例如，钨硅化物)的叠层结构。通过利用具有外形正交于隔离结构的单元栅极掩膜(未示出)的光刻法以及蚀刻处理，蚀刻该第二导电层208和该电介质膜206。接着蚀刻下层的第一导电层204。具有浮动栅极和控制栅极的单元栅极252被形成在单元区域A内。该单元栅极定义了栅极间距离D1。在形成单元栅极的同时，在外围区域B形成了外围栅极254和256。外围栅极定义了栅极间距离D2，其大于单元栅极的栅极间距离。该外围栅极254定义了源极选择晶体管或漏极选择晶体管。采用栅极作为掩膜而将杂质注入到半导体衬底201内部，以形成低浓度离子注入区域210。这些区域定义了单元晶体管的源极和漏极区域。参考图2B，第一氧化物膜212被形成在衬底和栅极之上。该第一氧化物膜包括置于栅极侧壁的第一和第二垂直部分。在当前实施例中，第一氧化物膜212是由在整个结构上执行再氧化处理而形成的，从而保护该栅极线路以及暴露的半导体衬底201。导电膜214形成在第一氧化物膜212上。在当前实施例中，导电膜214是一种多晶硅膜。第二氧化物膜216形成在整个结构上。如上阐述的，介于单元区域A的栅极之间的距离D1小于介于外围区域B的栅极之间的距离D2。在当前实施例中，该第二氧化物膜216形成为完全填充定义在单元区域A的栅极之间的栅极间间隔，而没有完全填充由外围区域B的栅极定义的栅极间间隔并且具有空间213。参考图2C，利用不同的蚀刻剂以回蚀刻处理的方式，将该第二氧化物膜216、多晶硅膜214以及第一氧化物膜212依次蚀刻。利用其他的方式可以移除这些膜，例如，以化学机械抛光的方法。在单元区域A，因为第二氧化物膜216已经完全填充了由单元栅极定义的栅极间间隔，从而形成多个栅极间插件218A。第一氧化物膜的垂直部分分离了多晶硅膜214和栅极252。在外围区域B，能够阻止栅极之间的相互干扰的栅极间间隔218B被形成在外围区域B上。每一个栅极间间隔218B包括第一氧化物膜2本文档来自技高网...

【技术保护点】
一种非易失性存储器件，包括：第一和第二单元栅极，形成在单元区域内部；第一和第二外围栅极，形成在外围区域内部；以及栅极间插件，位于所述第一和第二单元栅极之间，该栅极间插件包括第一绝缘层、形成在所述第一绝缘层上的第二导电 层、以及形成在所述第二导电层上的第三绝缘层。

【技术特征摘要】
KR 2005-6-29 57268/05;KR 2006-5-18 44729/061.一种非易失性存储器件，包括第一和第二单元栅极，形成在单元区域内部；第一和第二外围栅极，形成在外围区域内部；以及栅极间插件，位于所述第一和第二单元栅极之间，该栅极间插件包括第一绝缘层、形成在所述第一绝缘层上的第二导电层、以及形成在所述第二导电层上的第三绝缘层。2.权利要求1的器件，进一步包括第一栅极间间隔，形成于所述第一和第二外围栅极之间；以及第二栅极间间隔，形成于所述第一和第二外围栅极之间。3.权利要求2的器件，其中每个第一和第二栅极间间隔包括第一绝缘膜、第二导电膜以及第三绝缘膜。4.权利要求3的器件，其中该第一栅极间间隔的该第一绝缘膜、所述第二导电膜以及所述第三绝缘膜对应于所述栅极间插件的所述第一绝缘层、所述第二导电层以及所述第三绝缘层。5.权利要求2的器件，其中所述栅极间插件完全填充了所述第一和第二单元栅极之间定义的空间，同时所述第一和第二栅极间间隔部分填充了所述第一和第二外围栅极之间定义的空间。6.权利要求5的器件，其中所述第一和第二单元栅极之间定义的空间小于所述第一和第二外围栅极之间定义的空间。7.权利要求1的器件，其中该栅极间插件的该第二导电层包括多晶硅。8.权利要求7的器件，其中该栅极间插件的所述第二导电层被配置为在第一和第二单元编程期间接收供给电压，所述第一和第二单元对应于所述第一和第二单元栅极。9.权利要求8的器件，进一步包括第一栅极间间隔，形成于所述第一和第二外围栅极之间；以及第二栅极间间隔，形成于所述第一和第二外围栅极之间，其中...

【专利技术属性】
技术研发人员：李允峰，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]