嵌入在MOS器件中的锗阻挡件制造技术

本发明专利技术提供了一种集成电路结构，包括位于半导体衬底上方的栅叠件以及延伸至半导体衬底内的开口，其中，开口邻近栅叠件。第一硅锗区位于开口中，其中，第一硅锗区具有第一锗百分比。第二硅锗区位于第一硅锗区的上方，其中，第二硅锗区的第二锗百分比大于第一锗百分比。第三硅锗区位于第二硅锗区的上方，其中，第三硅锗区的第三锗百分比小于第二锗百分比。本发明专利技术还提供了一种形成集成电路结构的方法。

【技术实现步骤摘要】
嵌入在MOS器件中的锗阻挡件
本专利技术总体涉及半导体，更具体地，涉及金属氧化物半导体（M0S)。
技术介绍
金属氧化物半导体（M0S)器件是集成电路的重要部件。M0S器件的性能影响着其 中设置有M0S器件的整个集成电路的性能。因此，已研究了用于提高M0S器件的性能的方 法。
技术实现思路
根据本专利技术的一方面，提供了一种集成电路结构，包括：半导体衬底；栅叠件，位 于半导体衬底的上方；开口，延伸至半导体衬底内，其中，开口邻近栅叠件；第一硅锗区，位 于开口中，其中，第一硅锗区具有第一锗百分比；第二硅锗区，位于第一硅锗区的上方，其 中，第二硅锗区的第二锗百分比大于第一锗百分比；以及第三硅锗区，位于第二硅锗区的上 方，其中，第三硅锗区的第三锗百分比小于第二锗百分比。 优选地，该集成电路结构还包括：基本不含锗的硅盖，位于第三硅锗区的上方。 优选地，该集成电路结构还包括：金属硅化物区，位于硅盖的上方并且与硅盖接 触。 优选地，第二锗百分比与第一锗百分比之间的差大于约10%。 优选地，第二锗百分比与第三锗百分比之间的差大于约10%。 优选地，第一硅锗区和第三硅锗区中的至少一个具有持续增加的锗百分比，并且 第一硅锗区和第三硅锗区中的至少一个的上部的锗百分比大于相应的下部中的锗百分比。 优选地，该集成电路结构还包括：金属氧化物半导体（M0S)器件，其中，第二硅锗 区和硅锗区形成M0S器件的源/漏极区。 根据本专利技术的另一方面，提供了一种集成电路结构，包括： 半导体衬底； 栅叠件，位于半导体衬底的上方，其中，栅叠件包含在金属氧化物半导体（M0S)器 件中； M0S器件的源/漏极区，延伸至半导体衬底内，其中，源/漏极区包括：第一硅锗 层，其中，第一硅锗层具有第一锗百分比；第二硅锗层，位于第一硅锗层的上方，其中，第二 硅锗层的第二锗百分比比第一锗百分比大约10% ;以及第三硅锗层，位于第二硅锗层的上 方，其中，第三硅锗层的第三锗百分比比第二锗百分比小约10% ;以及金属硅化物区，位于 第三硅锗层的上方并且电连接至第三硅锗层。 优选地，第一硅锗层和第二硅锗层低于衬底和栅叠件之间的界面。 优选地，第二锗百分比大于第一锗百分比，并且第二锗百分与第一锗百分比之间 的差介于约10%至约50%的范围内。 优选地，锗百分比在第一硅锗层和第二硅锗层之间的界面处发生急剧变化。 优选地，锗百分比在第二硅锗层和第三硅锗层之间的界面处发生急剧变化。 优选地，第一娃锗层的厚度介于约lnm至约10nm的范围内。 优选地，第二娃锗层的厚度介于约lnm至约10nm的范围内。 根据本专利技术的又一方面，提供了一种方法，包括：在半导体衬底的上方形成栅叠 件；形成延伸至半导体衬底内的开口，其中，开口位于栅叠件的一侧；实施第一外延以在开 口中生长第一娃锗层，其中，第一娃锗层具有第一锗百分比；实施第二外延以在第一娃锗层 的上方生长第二硅锗层，其中，第二硅锗层的第二锗百分比大于第一锗百分比；以及实施第 三外延以在第二硅锗层的上方生长第三硅锗层，其中，第三硅锗层的第三锗百分比小于第 二锗百分比。 优选地，该方法还包括：在从第一外延转换至第二外延的时间点处，增大含锗前体 的流速与含硅前体的流速之间的流速比率；以及在从第二外延转换至第三外延的时间点 处，降低流速比率。 优选地，该方法还包括：形成位于第三硅锗层的上方并且与第三硅锗层接触的硅 盖，其中，硅盖基本不含锗。 优选地，该方法还包括：形成硅盖之后，在栅叠件和硅盖的上方形成层间电介质 (ILD);在ILD中形成接触开口，其中，硅盖暴露于接触开口；形成接触开口之后，对硅盖实 施硅化；以及用导电材料填充接触开口。 优选地，该方法还包括：在形成硅盖之后，实施硅化以硅化硅盖。 优选地，在第一外延期间，不原位掺杂p型杂质，而在第二外延期间，原位掺杂p型 杂质。 【附图说明】 为了更全面地理解实施例及其优势，现参考结合附图进行的以下描述，其中： 图1至图11是根据一些示例性实施例的金属氧化物半导体（M0S)器件在制造的 中间阶段的截面图；以及 图12示意性地示出了根据一些实施例的在M0S器件的外延区中的锗百分比的示 例性分布图。 【具体实施方式】 下面详细讨论本专利技术各实施例的制造和使用。然而，应该理解，实施例提供了许多 可以在各种具体环境中实现的可应用的概念。所讨论的具体实施例仅仅是说明性的，而不 用于限制本专利技术的范围。 在过去的几十年里，降低半导体器件（如，金属氧化物半导体（M0S)器件）的尺寸 和固有特征已使集成电路的速度、性能、密度和每单元功能成本得到不断的提高。根据M0S 器件的设计及其固有特性中的一个特性，调节M0S器件的位于栅极下面的源极和漏极之间 的沟道区的长度改变了与沟道区相关的电阻，从而影响M0S器件的性能。更具体地，缩短沟 道区的长度降低了 M0S器件的源极至漏极电阻，假设其他参数保持相对不变，当将足够的 电压施加给M0S器件的栅极时，这可增强源极和漏极之间的电流。 为了进一步增强M0S器件的性能，可将应力引入M0S器件的沟道区内以提高载流 子迁移率。通常，需要在n型MOS(NMOS）器件的沟道区中沿着源极至漏极方向引入拉伸 应力，而需要在P型MOS( PMOS）器件的沟道区中沿着源极至漏极方向引入压缩应力。 -种将压缩应力施加给PM0S器件的沟道区的有效方法是在源极和漏极区中生长 SiGe应力源。这种方法通常包括以下步骤：在半导体衬底上形成栅叠件；在栅叠件的侧壁 上形成间隔件；在硅衬底内沿着栅极间隔件形成凹槽；以及在凹槽中外延生长SiGe应力 源。外延SiGe应力源将压缩应力施加给沟道区，而沟道区位于源极SiGe应力源与漏极SiGe 应力源之间。 根据各个示例性实施例提供了一种形成具有应力源的金属氧化物半导体（M0S) 器件的工艺。示出了形成M0S器件的中间阶段。讨论了实施例的变化。贯穿各个视图和示 例性实施例，相似的参考标号用于指代相似的元件。 图1示出了衬底20,其为晶圆10的一部分。衬底20可以是块状半导体衬底（诸 如,娃衬底），或可具有复合结构（诸如，绝缘体上娃（SOI)结构）。可选地，包括III族、IV 族和/或V族元素的其他半导体材料也可包含在衬底20中，这样的半导体材料可包括硅 锗、碳化硅和/或III族至V族化合物半导体材料。 栅叠件22形成在衬底20的上方，并且包括栅介质24和栅电极26。栅极电介质 24可包括氧化硅和/或具有高k值（例如，大于约7)的高k材料。栅电极26可包括常用 的导电材料，诸如，掺杂多晶硅、金属、金属硅化物、金属氮化物和它们的组合。栅叠件22还 可包括硬掩模28,例如，硬掩模28可包括氮化硅，但是也可使用其他材料，诸如，碳化硅和 氮氧化硅等。在形成替代栅极的实施例中，可或可不形成硬掩模28。 如图2所示，例如，通过将p型杂质（诸如，硼和/或铟）注入衬底20内来形成轻 掺杂的漏极/源极（LDD)区30。栅叠件22和硬掩模28用作注入掩模，从而使得LDD区30 的内边缘分别与栅叠件22的边缘基本对准。可本文档来自技高网...

【技术保护点】
一种集成电路结构，包括：半导体衬底；栅叠件，位于所述半导体衬底的上方；开口，延伸至所述半导体衬底内，其中，所述开口邻近所述栅叠件；第一硅锗区，位于所述开口中，其中，所述第一硅锗区具有第一锗百分比；第二硅锗区，位于所述第一硅锗区的上方，其中，所述第二硅锗区的第二锗百分比大于所述第一锗百分比；以及第三硅锗区，位于所述第二硅锗区的上方，其中，所述第三硅锗区的第三锗百分比小于所述第二锗百分比。

【技术特征摘要】
2013.08.16 US 13/968,7511. 一种集成电路结构，包括： 半导体衬底； 栅叠件，位于所述半导体衬底的上方； 开口，延伸至所述半导体衬底内，其中，所述开口邻近所述栅叠件； 第一硅锗区，位于所述开口中，其中，所述第一硅锗区具有第一锗百分比； 第二硅锗区，位于所述第一硅锗区的上方，其中，所述第二硅锗区的第二锗百分比大于 所述第一锗百分比；以及 第三硅锗区，位于所述第二硅锗区的上方，其中，所述第三硅锗区的第三锗百分比小于 所述第二锗百分比。2. 根据权利要求1所述的集成电路结构，还包括：基本不含锗的硅盖，位于所述第三硅 锗区的上方。3. 根据权利要求2所述的集成电路结构，还包括：金属硅化物区，位于所述硅盖的上方 并且与所述硅盖接触。4. 根据权利要求1所述的集成电路结构，其中，所述第二锗百分比与所述第一锗百分 比之间的差大于约10%。5. 根据权利要求1所述的集成电路结构，其中，所述第二锗百分比与所述第三锗百分 比之间的差大于约10%。6. 根据权利要求1所述的集成电路结构，其中，所述第一硅锗区和所述第三硅锗区中 的至少一个具有持续增加的锗百分比，并且所述第一硅锗区和所述第三硅锗区中的所述至 少一个的上部的锗百分比大于相应的下部中的锗百分比。7. 根据权利要求1所述的集成电路结构，还包括：金属氧化物半导体（MOS)器...

【专利技术属性】
技术研发人员：郭紫微，李昆穆，宋学昌，李启弘，李资良，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71