具有凹陷的合并鳍片和用于增强应力耦合的衬里的SOI鳍片FET制造技术

鳍片FET和用于制造具有凹陷的应力衬里的鳍片FET的方法。一种方法包括提供具有鳍片的SOI衬底，在所述鳍片上形成栅极，在所述栅极上形成偏移隔离物，外延生长膜以合并所述鳍片，在所述栅极周围沉积虚设隔离物，以及使得合并的外延膜凹陷。然后在所述凹陷的合并外延膜上形成硅化物，之后在鳍片FET上沉积应力衬里。通过使用凹陷合并外延工艺，可以形成具有垂直(即，垂直于衬底)硅化物的MOSFET。所述垂直硅化物改善了扩展电阻。

【技术实现步骤摘要】
【国外来华专利技术】具有凹陷的合并鳍片和用于增强应力耦合的衬里的SOI鳍片FET
本专利技术总体上涉及在绝缘体上半导体(SOI)衬底上制作的非平面金属氧化物半导体场效应晶体管(MOSFET)，其中该MOSFET具有应力增强层。特别地，本专利技术涉及具有其中合并区域被凹陷的合并的源极漏极区域和布置在该鳍片FET的源极漏极区域和栅极叠层之上的应力调节层的鳍片FET。
技术介绍
在T.Ghani等的在IEDM2003中的名称为“A90nmHighVolumeManufacturingLogicTechnologyFeaturingNovel45nmGateLengthStrainedSiliconCMOSTransistors”的文章中，公开了在nMOS器件中产生拉伸应力的氮化物层和在pMOS器件中产生压缩应力的凹陷SiGe源极漏极。该器件在体硅衬底上是平坦的。在H.S.Yang等的在IEEEInternationalElectronicDeviceMeeting2004中的名称为“DualStressLinerforHighPerformancesub-45nmGateLengthSOICMOSManufacturing”的文章中，公开了使用双应力衬里(对于nMOS是拉伸应力，对于pMOS是压缩应力)在SOI衬底上构建的平面器件。在IEDM2005中的名称为“IntegrationandOptimizationofEmbeddedSiGe,CompressiveandTensileStressedLinerFilms,andStressMemorizationinAdvancedSOICMOSTechnologies”的文章中，M.Hortsmann公开了在部分耗尽的SOI(PD-SOI)CMOS平面衬底上的优化的4-路应力集成。嵌入式SiGe工艺和压缩应力衬里膜被用来在PMOS中引入压缩应变(PMOS“应力源”)。应力记忆工艺和拉伸应力衬里膜被用来在NMOS中引入拉伸应变(NMOS“应力源极”)。Belyansky等在2009年12月13日提交的美国专利申请2009/0152638A1描述了一种互补金属氧化物半导体(CMOS)平面晶体管，其中pFET具有压缩氮化物应力层并且nFET具有拉伸氮化物层。此外，pFET和nFET氮化物层可以分别在顶上被加以压缩氧化物层和拉伸氧化物层。在美国公开专利申请No.2006/0261411A1中，Hareland等公开了具有完全包围沟道(即，也在沟道下方)的应力膜的三栅器件。在2007IEEEICICDT07中出版的AtsushiYagishita等的名称为“FinFETSRAMProcessTechnologyforhp32nmNodeandBeyond”的文章中，公开了鳍片FET的宽度减小使得电流驱动劣化并且导致寄生电阻高(增加源极漏极串联电阻)。这篇文章指出升高的源极漏极减小寄生电阻，降低S/D串联电阻并且提高驱动电流。这篇文章警告不要合并升高的源极漏极(即，外延合并工艺)，因为(1)这增加栅极与源极/漏极之间的电容，以及(2)这增加相邻nFET鳍片与pFET鳍片之间短路的机会。在2006年10月的IEEE2006SymposiumonVLSITechnologyDigestofTechnicalPapers中的H.Shang的名称为“InvestigationofFinFETdevicesfor32nmTechnologiesandBeyond”的文章中，提出了鳍片FET源极/漏极(S/D)接触方案，其中后来可以通过选择性外延合并不具有大的S/D落着衬垫(landingpad)的单个鳍片。根据Shang，多栅MOSFET(例如鳍片FET和三栅FET)是32nm节点及以上节点的潜在候选器件。然而，Shang的关注包括在从器件的延伸和接触区域提供低串联电阻的同时形成窄且均匀的鳍片。此外，鳍片必须以精细的节距放置以有效利用布局面积。先前的演示使用大的S/D落着衬垫实现简化的接触方案，Shang所主张的这个方案不适用于实际的技术。Shang研究了隔离物形成、通过选择性Si外延升高的S/D(RSD)、硅化(silicidation)以及通过选择性外延合并的单个鳍片(没有大的S/D落着衬垫)的集成方案。Shang报告了在增加的寄生电容与减小的寄生电阻之间存在折衷。在美国专利No.7,851,865B2中，Anderson公开了SOI上的鳍片FET，其中通过布置在外延层上的导电材料(硅化物)合并鳍片，该外延层又在该鳍片上方。注意，Anderson的外延层并不合并鳍片，而是硅化物合并鳍片。在美国公开专利申请No.2008/0067613A1中，Anderson等公开了鳍片之间的捆绑(strapping)，这可能涉及一些升高的源极漏极高于其它源极漏极。在IEDM2009中的H.Kawaski等的名称为“ChallengesandSolutionsof鳍片FETIntegrationinanSRAMCellandaLogicCircuitfor22nmNodeandBeyond”的文章中，公开了合并的菱形鳍片。在IEDM2009中的S.Bangsaruntip等的名称为“HighPerformanceandHighUniformGate-All-AroundSiliconNanowireMOSFETswithWireSizeDependentScaling”的文章中，公开了具有悬置纳米线(而不是鳍片)的SOI衬底上的合并的源极漏极。在美国公开专利申请No.US2008/0230852A1中，Yu公开了不同晶体管中的鳍片可以具有不同高度。
技术实现思路
本专利技术的目的是提供一种用于在SOI衬底上制造MOSFET的方法。该方法包括提供具有多个鳍片的衬底以及在所述衬底上形成栅极叠层。所述栅极叠层具有至少一个侧壁，在所述侧壁上形成偏移隔离物。在所述衬底上生长外延膜，所述外延膜合并所述鳍片以形成外延合并层。在所述栅极(以及所述偏移隔离物)的部分上形成在所述外延合并层上延伸的虚设隔离物。在形成虚设隔离物之后，除去所述外延合并层的至少一部分，这导致形成外延合并隔离物区域和外延合并侧壁。(可选地，外延合并层的一部分的去除导致凹陷，使得也形成了外延合并场区域。)随后，利用外延合并侧壁(以及所述外延合并场区域，当使用上述可选项时)形成硅化物。最后，在所述衬底上沉积应力衬里。根据本专利技术的另一方面，提供了具有带有鳍片的SOI衬底的MOSFET。该SOI衬底包括绝缘体区域。该MOSFET也具有有着至少一个侧壁的栅极叠层。与所述侧壁相邻的是偏移隔离物，并且与所述偏移隔离物的至少一部分相邻的是虚设隔离物。该MOSFET也具有外延合并层，该外延合并层包括夹置在所述绝缘体区域之上与所述虚设隔离物之下的隔离物区域。在另一区域中，该MOSFET具有在所述绝缘体上方的场硅化物。应力衬里位于所述场硅化物上方，并且可选地可以同时位于所述MOSFET的其它区域(例如，栅极叠层)上方。根据本专利技术的又一方面，一种MOSFET具有源极、漏极和将所述源极和漏极分开的栅极叠层。此外，存在位于所述栅极叠层下方的沟道。硅化物层位于所述源极和漏极上，使得所述硅本文档来自技高网...

【技术保护点】
一种制造MOSFET的方法，包括：提供具有多个鳍片的衬底；在所述衬底之上形成栅极叠层，其中所述栅极叠层具有至少一个侧壁；与所述栅极叠层侧壁相邻地形成偏移隔离物；生长外延膜，所述外延膜合并所述鳍片以形成外延合并层；与所述偏移隔离物的至少一部分相邻地形成虚设隔离物；去除所述外延合并层的一部分以形成外延合并侧壁和外延合并隔离物区域；用所述外延合并侧壁形成硅化物以形成侧壁硅化物；以及在所述衬底之上沉积应力衬里。

【技术特征摘要】
【国外来华专利技术】2011.12.20 US 13/330,7461.一种制造MOSFET的方法，包括：提供具有多个鳍片的衬底；在所述衬底之上形成栅极叠层，其中所述栅极叠层具有至少一个侧壁；与所述栅极叠层侧壁相邻地形成偏移隔离物；生长外延膜，所述外延膜合并所述鳍片以形成外延合并层；与所述偏移隔离物的至少一部分相邻地形成虚设隔离物；去除所述外延合并层的一部分以形成外延合并侧壁和外延合并隔离物区域；用所述外延合并侧壁形成硅化物以形成侧壁硅化物；以及在所述衬底之上沉积应力衬里。2.根据权利要求1所述的方法，其中，去除所述外延合并层的一部分也形成外延合并场区域。3.根据权利要求2所述的方法，还包括：用所述外延合并场区域形成硅化物以形成场硅化物。4.根据权利要求1所述的方法，其中，所述侧壁硅化物具有从5nm到50nm的高度。5.根据权利要求1所述的方法，还包括：利用掺杂剂对所述鳍片进行注入以在所述偏移隔离物下方形成掺杂的延伸。6.根据权利要求1所述的方法，还包括：利用掺杂剂对所述外延合并层进行注入以产生源极和漏极。7.一种MOSFET，包括：具有多个鳍片和掩埋绝缘体区域的衬底；在所述掩埋绝缘体区域之上的栅极叠层，其中所述栅极叠层具有至少一个侧壁；与所述栅极叠层侧壁相邻的偏移隔离物；包括合并所述多个鳍片的外延膜的外延合并层；与所述偏移隔离物的至少一部分相邻的虚设隔离物；在所述绝缘体区域之上并在所述虚设隔离物之下的外延合并隔离物区域，其中所述外延合并隔离物区域包括由所述虚设隔离物保护的所述外延合并层的未凹陷部分；在所述掩埋绝缘体区域之上的场硅化物；以及在所述场硅化物之上的应力衬里。8.根据权利要求7所述的MOSFET，还包括：外延合并侧壁，其中所述外延合并侧壁是所述外延合并隔离物区域的侧壁。9.根据权利要求8所述的MOSF...

【专利技术属性】
技术研发人员：V·S·巴斯克，卜惠明，E·莱奥班顿，T·E·斯坦德尔特，山下典洪，叶俊呈，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：美国;US