具有集中地配置了缓冲器或保护电路的布局的半导体集成电路制造技术

在从焊盘（Ｐ１～Ｐ９）离开的区域（ＳＰ１）中集中地配置缓冲器（Ｂ１～Ｂ９）。区域（ＳＰ１）是半导体集成电路的主区域中除了中央处理器（２）、非易失性存储器（４）和易失性存储器（６）之外的区域。由于在焊盘周边部中不设置需要宽的面积的缓冲器，故可缩短焊盘间的间隔或焊盘与内部电路（例如中央处理器（２））的间隔。于是可减小芯片尺寸。因而，可提供能缩小芯片尺寸的半导体集成电路。

【技术实现步骤摘要】

本专利技术涉及半导体集成电路，特别是涉及半导体芯片中的布局。
技术介绍
近年来，在微型计算机等的半导体集成电路中，从降低成本这方面看，要求缩小芯片面积。此外，对半导体集成电路要求工作的高速化及低功耗等。例如，在特开平08-125130号公报中，公开了在具有多层布线的半导体集成电路中减少因布线层不同的信号布线间的电容耦合引起的交扰或噪声以谋求电路工作的稳定的半导体集成电路。该半导体集成电路是具有多个金属布线层的半导体集成电路，具有信号布线以及在信号布线的两侧平行地配置在与信号布线相同的布线层中的分别被固定为接地电位和电源电压电位的接地布线和电源布线。在该半导体集成电路的特征在于接近于小于等于对不同的布线层的布线进行电绝缘的层间绝缘层的厚度的距离来配置信号布线、接地布线和电源布线。在以前的半导体集成电路中，在芯片周边接近地配置了焊盘(pad)和I/O缓冲器(或截止晶体管或二极管等的保护电路)。但是，如果这样来配置焊盘和I/O缓冲器(或保护电路)，则芯片尺寸的缩小受到制约。例如，如果半导体集成电路是微型计算机，则在芯片内安装CPU(中央处理单元)及ROM(只读存储器)及RAM(随机存取本文档来自技高网...

【技术保护点】
一种半导体集成电路，其特征在于，具备：中央处理器；非易失性存储器，非易失性地存储关于在上述中央处理器中进行的处理的信息；易失性存储器，暂时地存储上述信息；多个缓冲器或多个保护电路，配置在半导体衬底的主表面中在 设置上述中央处理器、上述非易失性存储器和上述易失性存储器的主区域中的除了上述中央处理器、上述非易失性存储器和上述易失性存储器之外的区域中；多个焊盘，分别与上述多个缓冲器或上述多个保护电路对应地配置；以及多条金属布线，直接连接 上述多个缓冲器或上述多个保护电路的每一个与上述多个焊盘中的对应的焊盘。

【技术特征摘要】
JP 2005-1-27 2005-0201111.一种半导体集成电路，其特征在于，具备中央处理器；非易失性存储器，非易失性地存储关于在上述中央处理器中进行的处理的信息；易失性存储器，暂时地存储上述信息；多个缓冲器或多个保护电路，配置在半导体衬底的主表面中在设置上述中央处理器、上述非易失性存储器和上述易失性存储器的主区域中的除了上述中央处理器、上述非易失性存储器和上述易失性存储器之外的区域中；多个焊盘，分别与上述多个缓冲器或上述多个保护电路对应地配置；以及多条金属布线，直接连接上述多个缓冲器或上述多个保护电路的每一个与上述多个焊盘中的对应的焊盘。2.如权利要求1中所述的半导体集成电路，其特征在于上述半导体集成电路具有多层布线，上述多条金属布线的每一条设置在同一布线层中，上述多条金属布线与设置上述中央处理器中包含的金属布线的布线层、设置上述非易失性存储器中包含的金属布线的布线层和设置上述易失性存储器中包含的金属布线的布线层中的任一布线层相比，相对于上述主表面处于上侧。3.如权利要求2中所述的半导体集成电路，其特征在于在上述主表面中单个区域中集中地配置了上述多个缓冲器或上述多个保护电路。4.如权利要求2中所述的半导体集成电路，其特征在于在上述主表面中的多个区域中分散地配置了上述多个缓冲器或上述多个保护电...

【专利技术属性】
技术研发人员：中村正，榊原清彦，滝川浩，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]