具有防静电放电保护的集成电路制造技术

本发明专利技术涉及一种具有防静电放电保护的集成电路，包括一个晶体管（Ｔ），它利用一个漏极和源极接线端（Ｔ１、Ｔ２）与用于施加第一供电电位（Ｖ↓［ＤＤ］）的接线端（１）连接并利用另一个漏极和源极接线端（Ｔ１、Ｔ２）与用于施加第二供电电位（Ｖ↓［ＳＳ］）的接线端连接。第一电容（Ｃ１）和第二电容（Ｃ２）作为电容分压器连接在用于施加第一供电电位的接线端和用于施加第二供电电位的接线端之间。第一和第二电容的共用连接节点（Ｋ３）与晶体管的控制输入端（Ｔ３）连接。在放电情况下，晶体管导电并因此短接用于施加第一供电电位的接线端（１）和用于施加第二供电电位的接线端（２）之间不适用功能单元按规定运行的电压。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种具有防静电保护的集成电路。
技术介绍
人可以接受的静电荷约为0.6μC的数量级。可以通过电容150pF的电容器对人进行模拟。如果在电容150pF的电容器上储存0.6μC的电荷，那么它相当于约4kV的充电电压。如果载有这种电压的人接触接地的物体，那么会出现静电放电。此入在约0.1μs内放出若干安培的电流。由于印制导线和pn结较小的氧化层厚度和尺寸，穿过MOS(＝Metal OxidSemiconductor)器件分布的静电放电过程通常造成部件损坏。放电过程主要导致栅极氧化物击穿或者还导致pn结或者印制导线过热。在静电放电时转换的能量通常处于0.1mJ数量级上并因此不是很大。但如果这种能量以脉冲方式馈入不足几个立方微米数量级的体积内，那么由此局部会产生使硅熔化的高温。因此在供电电压的接线端之间要连接ESD-(＝electrostatic discharge)保护电路。ESD保护电路对处于规格范围之内的输入电压来说是高欧姆的。对处于规格范围之外和特别是ESD范围内的电压来说是低欧姆的。在一种用于防止集成电路静电放电的公知电路设置中使用保护二极管。二极管的阴极接线端与供电电压的接线端连接，而阳极接线端则与基准电位的接线端连接。如果在基准电位的接线端上出现处于规格外部的正电压，那么二极管在电流方向上极化并将正静电荷输送到正供电电压的接线端。使用这样连接的二极管的缺点是，二极管在基准电位的接线端上出现高负电压时不能在通带范围内运行。取而代之，放电会在阻带范围内导致击穿并因此通常导致二极管损坏。高负电荷因此不能从基准电位的接线端输送到供电电压的接线端。不能考虑二极管的变极，因为这样连接的二极管会导致供电电位的接线端和基准电位的接线端之间短路。解决这种问题可设想的方案是使用齐纳二极管。这种二极管利用其阳极接线端与基准电位的接线端连接并利用其阴极接线端与正供电电位的接线端连接。在阳极接线端上出现特定负电压时产生二极管公知的齐纳击穿，从而可以将高负电压输送到正供电电位的接线端。使用齐纳二极管的缺点是生产成本高。ESD-电路另一种公知的方案是使用电容器，例如将其连接在供电电位的接线端和基准电位的接线端之间。在供电电位的接线端和基准电位的接线端之间出现高静电电压时，然后通过电容器仅降低少量电压。对此的前提是，电容器具有大电容量。实现大电容量的缺点是，为此需要芯片面积上很大的占用空间，这一点与部件日益增加的微型化需求相矛盾。专利文献US 6.172.861介绍了一种用于防止静电放电的电路设置，其中，MISFET(metal-insulator-semiconductor field effect transistor)利用其源极接线端连接在用于施加控制信号的连接焊接区上并利用其漏极接线端连接在用于施加基准电位的线路上。MISFET的衬底接线与其源极接线端连接。MISFET的控制输入端通过栅极电阻与用于施加负供电电压的接线端连接。在连接焊接区上出现正静电荷时，MISFET的可控漏-源线段在通带方向上运行，而在连接焊接区上出现负静电荷时，如果负电压超过MISFET的击穿电压的话，MISFET的可控线段导电。集成电路的电路元件因此可以通过前接唯一的MISFET晶体管防止正和负静电荷。
技术实现思路
本专利技术的目的在于，提供一种具有防静电放电保护的成本低廉和节省面积的集成电路。该目的通过一种具有防静电放电保护的集成电路得以实现，该集成电路具有用于施加第一供电电位的接线端、用于施加第二供电电位的接线端、用于有待处理的数字信号的接线端、晶体管具有源级接线端、漏极接线端和用于施加控制电压的控制输入端、第一电容、第二电容、电阻和包括逻辑门电路和存储单元的功能单元。晶体管利用一个漏极和源极接线端与用于施加第一供电电位的接线端连接并利用另一个漏极和源极接线端与用于施加第二供电电位的接线端连接。第一电容连接在用于施加第一供电电位的接线端和晶体管的控制输入端之间。第二电容连接在晶体管的控制输入端和用于施加第二供电电位的接线端之间。电阻连接在晶体管的控制输入端和用于施加第二供电电位的接线端之间。功能单元与用于施加第一供电电位的接线端、用于施加第二供电电位的接线端和用于写入和读出的接线端连接。功能电路在通过用于施加第一供电电位的接线端和用于输送第二供电电位的接线端输送供电电压的情况下在按规定的运行过程中进行数字信号处理。在本专利技术的进一步扩展中，第一电容由在晶体管的漏极或者源极接线端和控制输入端之间构成的重叠电容构成。它的优点是第一电容无需单独的元件并由此无需不必要的芯片面积。在本专利技术的另一扩展中，晶体管在放电情况下接通到导通状态。晶体管在功能单元按规定运行情况下不导电。由此防止在施加需要功能单元按规定运行的供电电压时不造成通过晶体管放电。在本专利技术的进一步扩展中，电阻和总电容如此地设计，使电阻和总电容的乘积大于150ns。总电容由第一电容的串联电路与第二电容的并联电路连同分配给晶体管控制输入端的电容构成。被分配给晶体管控制输入端的电容包括栅-源电容、栅-漏电容、栅-衬电容以及栅-源重叠电容和栅-漏重叠电容。栅-源电容由源区和栅极接线端之下区域之间的不同掺杂构成。栅-漏电容由漏区和栅极接线端之下区域之间的不同掺杂构成。栅-衬电容在栅极接线端和衬底之间构成。栅-源重叠电容在源区处于栅极触点下面的区域内构成。栅-漏重叠电容在漏区处于栅极触点下面的区域内构成。在本专利技术的另一构成方式中，功能单元包括具有分别连接在字线和位线上的存储单元的直接访问，例如DRAM存储器。功能单元的存储单元选择通过施加在功能单元接线端上的地址进行。在本专利技术的进一步构成中，晶体管为n沟道场效应晶体管。在本专利技术的另一实施方式中，用于施加第一供电电位的接线端与供电电压的正供电电位连接。在本专利技术的另一实施方式中，用于施加第二供电电位的接线端与供电电压的基准电位连接。附图说明下面借助附图对本专利技术进行详细说明。其中图1示出具有ESD保护电路的半导体存储器集成电路； 图2示出ESD保护电路的晶体管横截面；图3示出用于按照人体模型检测电子部件ESD兼容性的电路设置；图4示出用于检测防静电放电保护电路功能的电路设置；图5示出在施加短时间电压脉冲时依据本专利技术用于ESD保护电路的电流/电压曲线图的模拟图；图6示出在施加长时间电压脉冲时依据本专利技术用于ESD保护电路的电流/电压曲线图的模拟图；图7示出在施加供电电压时依据本专利技术用于ESD保护电路的电流/电压曲线图的模拟图。具体实施例方式图1示出半导体存储器HS，它包括用于防静电放电保护的集成电路元件ES和存储单元区SZ。用于防静电放电保护的集成电路元件ES通过输入接线端K1与用于施加供电电位VDD的接线端1连接并通过输入接线端K2与用于施加供电电位VSS的接线端2连接。该电路元件在输入端通过接线端K6和K7与存储单元区SZ连接。用于防静电放电保护的集成电路元件ES将输入接线端K1与输出接线端K6连接并将输入接线端K2与输出接线端K7连接。晶体管T利用其一个漏极和源极接线端T1与接线端K1并利用另一个漏极和源极接线端T2与接线端K2连接。晶体管的控制输入端T3连接在节点K3上。第一电容C1将节点K1与节点K3连接。第二电容C2将节点K3与节本文档来自技高网...

【技术保护点】
具有防静电保护的集成电路，具有－用于施加第一供电电位（Ｖ↓［ＤＤ］）的接线端（Ｋ１），－用于施加第二供电电位（Ｖ↓［ＳＳ］）的接线端（Ｋ２），－有待处理数字信号的接线端（ＤＩＯ），－具有源级接线端（Ｔ１）、漏 极接线端（Ｔ２）和用于施加控制电压的控制输入端（Ｔ３）的晶体管（Ｔ），－第一电容（Ｃ１），－第二电容（Ｃ２），－电阻（Ｒ），－包括逻辑门电路和存储单元的功能单元（ＳＺ），－其中，晶体管（Ｔ）利用一个漏 极和源极接线端（Ｔ１、Ｔ２）与用于施加第一供电电位（Ｖ↓［ＤＤ］）的接线端（Ｋ１）连接并利用另一个漏极和源极接线端（Ｔ１、Ｔ２）与用于施加第二供电电位（Ｖ↓［ＳＳ］）的接线端（Ｋ２）连接，－其中，第一电容（Ｃ１）连接在用于施加第一供 电电位（Ｖ↓［ＤＤ］）的接线端（Ｋ１）和晶体管的控制输入端（Ｋ３）之间，－其中，第二电容（Ｃ２）连接在晶体管的控制输入端（Ｔ３）和用于施加第二供电电位（Ｖ↓［ＳＳ］）的接线端（Ｋ２）之间，－其中，电阻（Ｒ）连接在晶体管的控制 输入端（Ｔ３）和用于施加第二供电电位（Ｖ↓［ＳＳ］）的接线端（Ｋ２）之间，－其中，功能单元（ＳＺ）与用于施加第一供电电位（Ｖ↓［ＤＤ］）的接线端（Ｋ１）、用于施加第二供电电位（Ｖ↓［ＳＳ］）的接线端（Ｋ２）和用于写入和读出数据的接线 端（ＤＩＯ）连接，－其中，功能电路（ＳＺ）在通过接线端（Ｋ１）和（Ｋ２）输送供电电压的情况下在按规定的运行中进行数字信号处理。...

【技术特征摘要】
【国外来华专利技术】DE 2003-9-26 103 44 849.71.具有防静电保护的集成电路，具有-用于施加第一供电电位(VDD)的接线端(K1)，-用于施加第二供电电位(VSS)的接线端(K2)，-有待处理数字信号的接线端(DIO)，-具有源级接线端(T1)、漏极接线端(T2)和用于施加控制电压的控制输入端(T3)的晶体管(T)，-第一电容(C1)，-第二电容(C2)，-电阻(R)，-包括逻辑门电路和存储单元的功能单元(SZ)，-其中，晶体管(T)利用一个漏极和源极接线端(T1、T2)与用于施加第一供电电位(VDD)的接线端(K1)连接并利用另一个漏极和源极接线端(T1、T2)与用于施加第二供电电位(VSS)的接线端(K2)连接，-其中，第一电容(C1)连接在用于施加第一供电电位(VDD)的接线端(K1)和晶体管的控制输入端(K3)之间，-其中，第二电容(C2)连接在晶体管的控制输入端(T3)和用于施加第二供电电位(VSS)的接线端(K2)之间，-其中，电阻(R)连接在晶体管的控制输入端(T3)和用于施加第二供电电位(VSS)的接线端(K2)之间，-其中，功能单元(SZ)与用于施加第一供电电位(VDD)的接线端(K1)、用于施加第二供电电位(VSS)的接线端(K2)和用于写入和读出数据的接线端(DIO)连接，-其中，功能电路(SZ)在通过接线端(K1)和(K2)输送供电电压的情况下在按规定的运行中进行数字信号处理。2.按权利要求1所述的集成电路，其中，第一电容(C1)由在晶体管的漏极或...

【专利技术属性】
技术研发人员：MB索默，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]