半导体器件的测试装置和用于制造测试装置的基版制造方法及图纸

本发明专利技术公开了一种半导体器件测试装置，包括：半导体衬底；在衬底上形成的有源区和隔离区；在有源区上形成的至少一个栅极；和在隔离区上形成的至少一个伪栅极。本发明专利技术的用于制造半导体器件测试装置的基版包括基底；位于基底上的有源区和隔离区；在有源区和／或隔离区上形成的条形膜阵列；以及在有源区的至少一个条形膜两侧形成的互连孔。条形膜阵列为栅极阵列且包括至少一个栅极和／或至少一个伪栅极，栅极位于有源区，伪栅极位于隔离区。本发明专利技术将伪栅极置于隔离区，从而在测试过程中伪栅极不能产生感应漏电流，因此对实际的ＭＯＳ晶体管的漏电流测试不会造成影响。

【技术实现步骤摘要】

本专利技术涉及半导体器件测试
，特别涉及一种MOSFET(金属-氧化物-半导体场效应晶体管)的WAT(晶片可接受度测试)的测试装置和用于制造测试装置的基版。
技术介绍
随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向更高的元件密度、高集成度方向发展，栅极变得越来越细且长度变得较以往更短。因此形成栅极的图案化精度更高，浅沟槽隔离(STI，shallow trench isolation)技术普遍用于栅极的隔离。局部互连常用于电连接局部区域中的元件，例如MOS晶体管等。通常MOSFET的制造工艺首先是在硅衬底上形成场氧化绝缘层，例如氧化硅膜和氮化硅膜，图案化绝缘层并通过光刻和刻蚀工艺在绝缘层上形成开口，开口具有与界定出有源区的隔离区相对应的形状。申请号为200310102359.1的中国专利描述了具有多个有源区和隔离区的半导体衬底，通过利用氮化硅膜作为掩膜，刻蚀硅衬底以形成隔离沟槽，然后利用化学气相淀积(CVD)等方法沉积如氧化硅膜的绝缘层，以将该绝缘层埋入或者嵌入隔离沟槽中。利用化学机械研磨方法(CMP)将沉积在氮化硅膜上的不必要的绝缘膜去除。在接下来的工艺步骤中，去除用作掩膜的氮化硅膜，并且进行必要的离子注入。之后，在有源区的表面上形成栅极氧化膜和多晶硅膜。利用光刻胶图案通过各向异性刻蚀将栅极氧化膜和多晶硅膜图案化，以形成被绝缘的栅电极。通过高精度的图案化能够形成具有极短栅极长度的栅电极。在离子被注入栅电极两侧的区中以形成扩展区之后，沉积如氧化硅膜的绝缘膜并进行各向异性刻蚀以形成侧壁间隔层。通过利用栅电极和侧壁间隔层作为掩膜，进行离子注入以形成高杂质浓度的或深的源/漏极区，然后进行退火以激活注入的杂质离子。如果要降低栅电极和源/漏极区的电阻，则在硅衬底的表面上沉积例如钴的能够被硅化的金属，并通过硅化反应在硅表面上形成硅化物层。随后，沉积级间绝缘层，通过各向异性刻蚀穿过级间绝缘层形成用于局部互连的凹槽和用于连接电极的通孔。局部互连凹槽具有固定的宽度。沉积例如钛、氮化钛和钨的金属层，以将该金属层埋入通孔和局部互连凹槽中。通过CMP等方法将沉积在级间绝缘层表面上的不必要的金属层去除。之后，形成必要的上层布线和一层或多层级间绝缘层。硅衬底表面上的栅电极和局部互连具有较高的集成密度并需要很高的精度。高精度的光刻需要下置层的表面非常平坦。如果该表面不规则，则光刻的图像转移精度将要下降。如果要被刻蚀的栅电极和局部互连(包括通孔)的面积分布有变化，则刻蚀速度将随着这种变化而改变。在STI处理中如果隔离区的面积分布不均匀，则在CMP过程中，埋入大宽度沟槽中的氧化硅的中心区域会比其它区域被研磨得快，造成氧化硅的中心区域凹陷。在大宽度沟槽之间的小宽度的有源区或者有源区密布的区域中，CMP不停止于氮化硅膜，有源区会被研磨造成侵蚀。如果衬底表面的平坦性由于这些现象而丧失，则对后面的对上层的光刻处理产生不利影响。如果通路导体和局部互连的分布有变化，则在导电层被埋入穿过级间绝缘层而形成的通路孔和局部互连凹槽之后进行的CMP中，会出现类似的现象。为了保证表面平坦性，在形成栅电极的时候，最好形成伪栅电极，以使得栅电极的分布均匀。在布置通孔和局部互连凹槽的时候最好分布伪局部互连，这样的伪结构区通常通过自动计算来设计。但是，这样的结构在用于测试MOSFET电性能参数时会引起其它的问题，如图1A和图1B所示。图1A为具有伪栅极结构的MOSFET电路的基版图，图1B为利用图1A所示基版制造的具有伪栅极的MOSFET器件结构示意图。图1A中，140为隔离区，110为有源区，120为栅极，130为互连孔。图1B中，100为半导体衬底，G为栅电极，S为源电极，D为漏电极，11、12、13、14为伪栅极，它们分布在有源区100上，140为场氧化隔离区。由图1B可以看出，由于伪栅极11、12、13、14位于有源区上，其两侧分别具有源极和漏极，且与真正栅电极G的源极和漏极形成连接，从而形成了寄生MOSFET。在进行MOSFET的WAT测试时，在栅极和源极之间施加电压Vgs测量源漏极之间的漏电流时，伪栅极11、12、13、14会因互连孔130而感应部分栅源电压，使寄生MOSFET导通产生感应漏电流。即使当Vgs为0V时，由于寄生MOSFET的存在，使得源漏极之间的漏电流产生畸变，从而造成测试误差，如图2所示。这样的测试结果不能反应MOSFET实际的阈值电压和饱和漏电流等性能参数。
技术实现思路
因此，本专利技术的目的在于提供一种MOSFET测试装置和用于制造所述测试装置的基版，其能够克服现有测试装置中因存在寄生MOSFET而使测试结果不真实的缺点，从而使得通过利用本专利技术的测试装置进行MOSFET的WAT测试时能够得到更接近实际性能的MOSFET电压-电流性能参数。为达到上述目的，本专利技术提供的一种半导体器件测试装置，包括半导体衬底；在衬底上形成的有源区和隔离区；在有源区上形成的至少一个栅极；和在隔离区上形成的至少一个伪栅极。所述伪栅极位于栅极的两侧。在栅极所处的有源区中还具有源区和漏区。所述源区和漏区与外部的测试端子之间形成有局部互连引线。所述隔离区为STI隔离区，且位于有源区的两侧。本专利技术提供的用于制造所述测试装置的基版，包括基底；位于基底上的有源区和隔离区；在有源区和/或隔离区上形成的条形膜阵列；以及在有源区的至少一个条形膜两侧形成的互连孔。所述条形膜阵列为栅极阵列。所述栅极阵列包括至少一个栅极和至少一个伪栅极。所述伪栅极位于栅极的两侧。所述栅极位于有源区，所述伪栅极位于隔离区。在栅极所处的有源区中还包括源区和漏区。所述隔离区为位于有源区的两侧。由于采用了上述技术方案，本专利技术具有以下优点在MOS晶体管的制造工艺中为了保证表面平坦性，在有源区上形成栅电极的同时也形成伪栅电极以使得栅电极的分布均匀，出于对工艺条件一致性的考虑在形成伪栅极的同时形成位于伪栅极两侧的源极和漏极，在布置通孔和局部互连凹槽的同时也形成伪局部互连。利用这样的试片进行MOS晶体管电性能测试时由于伪栅极位于有源区，且其源极和漏极与真正的MOS晶体管的源极和漏极通过局部互连而连通，因此由伪栅极形成的寄生MOS晶体管会产生寄生感应漏电流，使测试结果失真，不能反应实际MOS晶体管的电性能。本专利技术的MOSFET测试装置中为了得到准确的MOS晶体管的电性能参数，将伪栅极置于隔离区例如场氧化层上，使得伪栅极不能产生感应漏电流，从而对实际的MOS晶体管的漏电流测试不会造成影响。同时本专利技术MOSFET测试装置的版图设计又能够满足MOS晶体管的制造工艺中形成伪栅电极使栅电极分布均匀的要求，保证了衬底表面的平坦性。附图说明图1A为现有技术中具有伪栅极的MOSFET电路的基版图；图1B为与图1A基版图对应的MOSFET器件测试装置示意图；图2为利用图1B所示MOSFET测试装置的测得栅源电压-饱和漏电流特性曲线图；图3A为本专利技术较佳实施例的具有伪栅极的MOSFET测试基版图；图3B为与图3A版图对应的MOSFET器件测试装置示意图；图4A为本专利技术最佳实施例的具有伪栅极的MOSFET测试基版图；图4B为与图4A版图对应的MOSFET器件测试本文档来自技高网...

【技术保护点】
一种半导体器件测试装置，包括：半导体衬底；在衬底上形成的有源区和隔离区；在有源区上形成的至少一个栅极；和在隔离区上形成的至少一个伪栅极。

【技术特征摘要】
1.一种半导体器件测试装置，包括半导体衬底；在衬底上形成的有源区和隔离区；在有源区上形成的至少一个栅极；和在隔离区上形成的至少一个伪栅极。2.如权利要求1所述的半导体器件测试装置，其特征在于所述伪栅极位于栅极的两侧。3.如权利要求2所述的半导体器件测试装置，其特征在于在栅极所处的有源区中还具有源区和漏区。4.如权利要求3所述的半导体器件测试装置，其特征在于所述源区和漏区与外部的测试端子之间形成有局部互连引线。5.如权利要求1所述的半导体器件测试装置，其特征在于所述隔离区为STI隔离区，且位于有源区的两侧。6.一种用于制造半导体器件测试装置的基版，包括基底；位于...

【专利技术属性】
技术研发人员：苏鼎杰，萧金燕，钱蔚宏，张向莉，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]