用于形成低介电常数氟掺杂层的方法技术

提供了一种用于形成半导体器件的方法。在一个实施例中，所述方法包括提供具有表面区域的半导体衬底。表面区域包括覆盖半导体衬底的一个或多个层。另外，所述方法包括沉积覆盖表面区域的电介质层。电介质层通过ＣＶＤ工艺形成。并且，所述方法包括形成覆盖电介质层的扩散阻挡层。另外，所述方法包括形成覆盖扩散阻挡层的导电层。另外，所述方法包括使用化学机械抛光工艺来减小导电层的厚度。ＣＶＤ工艺利用氟作为反应剂以形成电介质层。另外，电介质层与等于或小于３．３的介电常数相关联。

【技术实现步骤摘要】

本专利技术涉及用于半导体器件制造的集成电路及其处理。更具体地，本专利技术提供一种用于改善低介电常数层的机械强度的方法。但将认识到本专利技术具有更广范围的应用。本专利技术的某些实施例可应用于微处理器器件、存储器器件、专用集成电路器件以及各种其它互连结构。
技术介绍
集成电路或“IC”已从在单个硅芯片上制造的少量互连器件发展为上百万个器件。当前的IC提供了远超出原来所想像的性能和复杂度。为了实现复杂度和电路密度(即能够封装在给定芯片面积上的器件数)方面的改善，最小器件特征尺寸，也称为器件“几何图案”，已随着每一代IC而变得更小。半导体器件现在正以小于四分之一微米宽的特征制造。增加的电路密度不仅改善了IC的复杂度和性能，而且为消费者提供了更低成本的部件。IC制造设备可花费数亿甚至数十亿美元。每个制造设备会具有一定的晶片生产量，而每个晶片上会有一定数量的IC。因此，通过使IC的单个器件更小，每个晶片上可制造更多的器件，从而增加制造设备的产量。然而，随着IC上收缩的特征尺寸而产生的一个重要问题是，IC的导电部分如线互连和晶体管通常需要越来越近地放置在一起，并且用于分离导电部分的绝缘电介质也变得更薄以适应导电部分之间减小的尺寸。然而，随着晶体管彼此放置得更接近，可能产生串扰噪声、功率耗散、RC延迟及其它方面的问题。可有助于减轻以上描述的由于更紧密包装的IC布局引起的问题的一个设计选择是在IC的导电部分之间使用低介电常数电介质。例如，低介电常数电介质可具有低于3.5的k值或介电常数。其使用能够导致较低的寄生电容并使能IC内较快的开关速度以及较低的热耗散。然而，将低介电常数介电材料引入IC芯片中能够导致先前未预见的集成困难。由上所述，可看出需要一种用于处理半导体器件的改善的技术。
技术实现思路
本专利技术涉及用于半导体器件制造的集成电路及其处理。更具体地，本专利技术提供一种用于改善低介电常数层的机械强度的方法。但将认识到本专利技术具有更广范围的应用。本专利技术的某些实施例可应用于微处理器器件、存储器器件、专用集成电路器件以及各种其它互连结构。在本专利技术的一个实施例中，提供了一种用于形成半导体器件的方法。所述方法包括提供具有表面区域的半导体衬底。表面区域包括覆盖半导体衬底的一个或多个层。另外，所述方法包括沉积覆盖表面区域的电介质层。电介质层通过CVD工艺形成。并且，所述方法包括形成覆盖电介质层的扩散阻挡层。另外，所述方法包括形成覆盖扩散阻挡层的导电层。另外，所述方法包括用化学机械抛光工艺减小导电层的厚度。CVD工艺利用氟作为反应剂来形成电介质层。另外，电介质层与等于或小于3.3的介电常数相关联。在本专利技术的另一实施例中，提供了用于形成电介质层的方法。所述方法包括提供具有表面区域的半导体衬底。表面区域包括覆盖所述半导体衬底的一个或多个层。另外所述方法包括将半导体衬底引入处理室。并且，所述方法包括将半导体衬底引入处理室。另外，所述方法包括提供一种或多种前体(precursor)到处理室内。所述一种或多种前体的至少一种包括氟。所述方法还包括在处理室内形成等离子体。等离子体使用半导体衬底的表面区域上的一种或多种前体而引起化学反应。另外所述方法包括从处理室去除半导体衬底。化学反应在半导体衬底的表面区域上引起电介质层的形成。另外，电介质层与等于或小于3.3的介电常数相关联。在本专利技术的又一实施例中，提供了用于形成SiOCF层的方法。所述方法包括提供具有表面区域的半导体衬底。表面区域包括覆盖半导体衬底的一个或多个层。另外所述方法包括将半导体衬底引入处理室。另外，所述方法包括提供一种或多种前体到处理室内。所述一种或多种前体中的至少一种包括氟。所述方法还包括在处理室内形成等离子体。等离子体使用半导体衬底的表面区域上的一种或多种前体引起化学反应。另外所述方法包括从处理室去除半导体衬底。化学反应在半导体衬底的表面区域上引起SiOCF层的形成。另外，SiOCF层与等于或小于3.3的介电常数相关联。通过胜于传统技术的本专利技术实现了许多好处。例如，本技术提供依赖传统技术的易用工艺。在一些实施例中，提供了形成低介电常数层的有效方法，藉此当维持相同的介电常数时，层的机械强度可得到改善。这能够改善通过提供较好的电隔离所形成的半导体电路的器件可靠性和性能。在一些实施例中，氟的添加产生具有低介电常数和改善的机械和电特性的含氟的碳掺杂层。另外，所述方法提供与传统工艺技术兼容的工艺，而不必对传统设备和工艺进行重大的修改。根据所述实施例，可实现一种或多种这些好处。这些和其它好处将在整个本说明书中并且尤其是以下更多描述。本专利技术的各种另外的目的、特征和优点可参考接下来的详细描述和附图得到更完全的理解。附图说明图1是示出了用于平坦化衬底上所形成的层的化学机械抛光(CMP)装置的工作的简化传统图；图2是衬底互连布局和潜在的分层问题的简化示例图；图3是显示分层的半导体衬底横截面的扫描电子显微镜(SEM)图像；图4是示例性的简化工艺流程，示出了根据本专利技术的一个实施例的具有改善的机械特性的低介电常数层的沉积；图5是示出了根据本专利技术的一个实施例的SiOC和SiOCF之间的不同物理和电参数之间的比较的示例图表； 图6是示出了根据本专利技术的一个实施例的对于含氟和无氟层之间的击穿电压的比较的示例图表；图7是示出了根据本专利技术的一个实施例的由不同晶片产生的光谱学的示例图表；图8是示例性的简化工艺流程，示出了根据本专利技术的一个实施例的包括具有改善的机械特性的低介电常数层的半导体器件的形成；以及图9A-9F是示例图，示出了根据本专利技术的一个实施例的包括低介电常数层的半导体器件的形成。具体实施例方式本专利技术涉及用于半导体器件制造的集成电路及其处理。更具体地，本专利技术提供了一种用于改善低介电常数层的机械强度的方法。但将认识到本专利技术具有更广范围的应用。本专利技术的某些实施例可应用于微处理器器件、存储器器件、专用集成电路器件以及各种其它互连结构。当低介电常数层用作半导体器件内的电介质绝缘体时，其能够提供比某些传统绝缘材料更低的K值，或更低的介电常数。这能够导致形成的器件的减小的寄生电容数量和增加的开关速度。然而，低介电常数材料与高K电介质相比还倾向于多孔和低密度，这可导致降低的机械强度。通常必须在低介电常数材料的电和物理特性之间进行折衷以便于成功地将低介电常数层包括在集成电路内的层中。这样的一个结果是低介电常数层比传统金属间的电介质层显著地更“软”。层的一般“软度”可通过测量沉积层的两个物理特性硬度和模量确定。例如，硬度是表示其对物理变形的抵抗的对材料的测量。材料的模量，或杨氏模量，是对材料的刚度的测量，其等于在材料屈服延展变形之前的应力对张力的比率。材料的硬度和模量之间的一个区别是硬度测量永久的物理变形，而模量测量层的刚度和弹性变形。组合在一起，它们提供了对沉积的低介电常数层的机械强度的测量。尽管在本文中称半导体衬底上的材料为层，其也可称为膜。这些术语的预期使用将是可以互换的并且不应影响其含义。表1示出了若干低介电常数层的模量和硬度值，包括Aurora 2.85、Black Diamond、Coral和SiLK。包括了作为代表性的高k层的氟硅酸盐玻璃(FSG)，以另外说明低介电常数层和高k层之间的物理特征的区别。FSG也可称为SiOF本文档来自技高网...

【技术保护点】
一种用于形成半导体器件的方法，包括：提供具有表面区域的半导体衬底，所述表面区域包括覆盖所述半导体衬底的一个或多个层；沉积覆盖所述表面区域的电介质层，所述电介质层通过ＣＶＤ工艺形成；形成覆盖所述电介质层的扩散阻挡层；　 　形成覆盖所述扩散阻挡层的导电层；以及使用化学机械抛光工艺来减少所述导电层的厚度，其中所述ＣＶＤ工艺利用氟作为反应剂以形成所述电介质层，所述电介质层与等于或小于３．３的介电常数相关联。

【技术特征摘要】
1.一种用于形成半导体器件的方法，包括提供具有表面区域的半导体衬底，所述表面区域包括覆盖所述半导体衬底的一个或多个层；沉积覆盖所述表面区域的电介质层，所述电介质层通过CVD工艺形成；形成覆盖所述电介质层的扩散阻挡层；形成覆盖所述扩散阻挡层的导电层；以及使用化学机械抛光工艺来减少所述导电层的厚度，其中所述CVD工艺利用氟作为反应剂以形成所述电介质层，所述电介质层与等于或小于3.3的介电常数相关联。2.权利要求1的方法，其中所述沉积覆盖所述表面区域的电介质层使用PECVD工艺执行。3.权利要求1的方法，其中所述沉积覆盖所述表面区域的电介质层在300和400摄氏度之间且包括300和400摄氏度的温度执行。4.权利要求3的方法，其中所述沉积覆盖所述表面区域的电介质层在1和10托之间且包括1和10托的压力执行。5.权利要求4的方法，其中所述沉积覆盖所述表面区域的电介质层在20到500W之间且包括20和500W的RF功率执行。6.权利要求1的方法进一步包括在所述电介质层和/或表面区域中形成沟槽。7.权利要求6的方法，其中所述沟槽通过单或双大马士革工艺形成。8.权利要求1的方法，其中所述导电层是铜层。9.权利要求1的方法，其中氟通过在所述沉积覆盖所述表面区域的电介质层期间提供SiF4而引入。10.权利要求1的方法，其中所述沉积覆盖所述表面区域的电介质层使用从由以下组成的组中所选择的前体来执行DMDMOS、3MS、TOMCAT、O2、N2O、H2O2或OMCAT。11.权利要求1的方法，其中所述电介质层为SiOCF。12.权利要求1的方法，其中所述沉积覆盖所述表面区域的电介质层以3MS∶SiF4∶O2为10∶5∶3的气流比率执行。13.一种用于形成电介质层的方法，包括提供具有表面区域的半导体衬底，所述表面区域...

【专利技术属性】
技术研发人员：汪钉崇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]