双层多孔性介电层和半导体介电层内连线结构的制造方法技术

本发明专利技术提供一种双层多孔性介电层和半导体介电层内连线结构及其制造方法。该双层多孔性介电层和半导体介电层内连线结构包括底层介电层和顶层介电层。底层介电层与顶层介电层的原子成分相同，但介电常数值较高，且底层介电层成为顶层介电层的蚀刻停止层，顶层介电层可作为化学机械研磨停止层。双层多孔性介电层和半导体介电层内连线结构的制造方法包括形成具有第一成孔剂含量的底层介电层；形成顶层介电层，其成孔剂含量较上述第一成孔剂含量高；进行固化工艺，以使底层介电层残留的成孔剂含量比顶层介电层少。本发明专利技术使得顶部介电层的介电常数较低，同时维持与现有技术较高介电常数的单层介电层同样的薄膜硬度，并可降低工艺成本。

【技术实现步骤摘要】

本专利技术涉及一种高速、可靠电子信号传输的超大型集成电路的内连线结 构，特别涉及一种双层多孔性内连线结构及其制造方法。
技术介绍
低介电常数介电层加上铜双镶嵌内连线结构为公知的半导体工艺，用于高速和可靠电子信号传输的超大型集成电路(very large scale semiconductor integrated circuits, VLSI)，特别用于集成电路的元件特征尺寸持续縮小的情 况下。当介电材料的介电常数非常小到明显降低层间/内部介电层 (inter/intra-metal layer)的电容时，会转而减少信号的电阻-电容延迟(RC delay)且有助于提高信号完整度(signal integrity)。多孔性低介电常数(porous low-k, PLK)介电材料面临的主要工艺障碍为如何与目前的集成电路工艺完 全相容。这些障碍包括介电常数和材料硬度难以控制、蚀刻速率难以控制、 控制时间的沟槽蚀刻工艺的蚀刻轮廓(profile)难以控制、沟槽/介层孔底部 粗糙度较差，以及抵抗化学机械研磨的材料强度较差等。上述公知的多孔性 低介电常数的介电材料的缺点会导致较差的元件特性和较本文档来自技高网...

【技术保护点】
一种双层多孔性介电层的制造方法，包括下列步骤：在基板的表面上形成第一介电层，其具有第一成孔剂含量；在该第一介电层上形成第二介电层，其具有第二成孔剂含量，该第二成孔剂含量大于该第一成孔剂含量；对该第一介电层和该第二介电 层进行第一固化工艺，其中大体上去除该第一介电层的所有的成孔剂，以及去除该第二介电层的部分而非全部的成孔剂；在该第二介电层上形成第三介电层；以及对该第一介电层、该第二介电层和该第三介电层进行第二固化工艺，其中第二固化工艺期间大 体上去除该第二介电层的所有的成孔剂。

【技术特征摘要】
US 2007-1-17 11/654,4271. 一种双层多孔性介电层的制造方法，包括下列步骤在基板的表面上形成第一介电层，其具有第一成孔剂含量；在该第一介电层上形成第二介电层，其具有第二成孔剂含量，该第二成孔剂含量大于该第一成孔剂含量；对该第一介电层和该第二介电层进行第一固化工艺，其中大体上去除该第一介电层的所有的成孔剂，以及去除该第二介电层的部分而非全部的成孔剂；在该第二介电层上形成第三介电层；以及对该第一介电层、该第二介电层和该第三介电层进行第二固化工艺，其中第二固化工艺期间大体上去除该第二介电层的所有的成孔剂。2. 如权利要求1所述的双层多孔性介电层的制造方法，其中该第一介电 层、该第二介电层和该第三介电层包括低介电常数材料。3. 如权利要求2所述的双层多孔性介电层的制造方法，其中该低介电常数材料为有机介电材料，包括碳、氧或氢。4. 如权利要求3所述的双层多孔性介电层的制造方法，其中该有机介电 材料选自下列族群有机硅玻璃、多孔性甲基硅酸盐、含氢硅酸盐或其组合。5. 如权利要求1所述的双层多孔性介电层的制造方法，其中该第一介电 层、该第二介电层和该第三介电层的形成方式包括化学气相沉积工艺。6. 如权利要求l所述的双层多孔性介电层的制造方法，其中该第一固化 工艺和第二固化工艺为紫外线热固化工艺。7. 如权利要求1所述的双层多孔性介电层的制造方法，其中该成孔剂选 自下列族群(x-松油烯、|3-松油烯、Y-松油烯或其组合。8. —种半导体介电层内连线结构的制造方法，包括下列步骤 在基板...

【专利技术属性】
技术研发人员：余振华，卢永诚，郑培仁，周家政，林耕竹，柯忠祁，包天一，郑双铭，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]