可颠倒无引线封装及其堆叠制造技术

一种半导体器件封装，包括具有布置在封装的周边处的多个支柱的导电引线框架。支柱的每一个具有布置在第一封装面处的第一接触表面和布置在第二封装面处的第二接触表面。引线框架也包括布置在第二封装面处的多个支柱延伸部。支柱延伸部的每一个包括在与第二封装面相对的支柱延伸部的表面上形成的接合点。在半导体器件上的至少一个Ｉ／Ｏ焊盘，使用导线接合、卷带自动接合或倒装芯片法电气连接到在接合点处的支柱延伸部上。封装使用具有预成形引线的、有或没有抽头的引线框架组装，或者它能采用部分蚀刻引线框架的使用。可以形成半导体器件封装的堆叠。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件封装。更具体地说，本专利技术涉及可颠倒无引线半导体器件封装和用来制造可颠倒无引线半导体器件封装的方法。
技术介绍
在基于引线框架的半导体器件封装中，电信号通过导电引线框架在至少一个半导体器件(电路小片(die))与诸如印刷电路板之类的外部电路之间传输。引线框架包括多根引线，每根具有内部引线端和相对的外部引线端。内部引线端电气连接到在电路小片上的输入/输出(I/O)焊盘上，并且外部引线端提供用来连接到外部电路的端子。在外部引线端在封装本体的表面处终止的场合，封装称作“没有引线”或“无引线”封装。如果外部引线端超越封装本体周边延伸，则封装称作“有引线的”。已知的无引线封装的例子包括四边扁平无引线(QFN)封装，它们具有在四边封装本体的底部的周边周围布置的四组引线；和双边扁平无引线(DFN)封装，它们具有沿封装本体的底部的相对侧布置的两组引线。一种用来制造用于四边扁平无引线(“QFN”)封装的引线框架的方法公开在授予McLellan等的美国专利No.6,498,099中，该专利全文引用作为参考。在McLellan等的专利中，导电基片的第一侧被部分蚀刻以限定支撑垫和内部引线端。半导体器件接合到部分限定的支撑垫上，并且由导线接合等电气互连到部分限定的内部引线端上。半导体器件、部分限定的支撑垫、部分限定的内部引线及导线接合然后封装在聚合物模制树脂中。导电基片的相对第二侧然后被蚀刻，以电气隔离支撑垫和内部引线端以及限定外部引线端。另一种用于QFN封装的制造的方法公开在提交于2002年4月29日并且在此全文引用作为参考的共同拥有的美国专利申请No.10/134,882中。希望在半导体封装工业中使半导体封装的外形高度(厚度)最小以促进在移动、无线及医学用途中的进步。当前要求是对于具有亚毫米级的外形高度的封装。对于增大处理能力和速度的需要，也产生增加能配合到给定区域上的电路小片数量(即增加电路小片密度)以及减小在电路小片之间的电气路径的长度的需求。对于用于增加电路小片密度和减小电气路径长度的需求的一种解决方案是在单个封装内部堆叠多个电路小片。各电路小片由绝缘层/插入物分离，使导线接合和/或倒装芯片电路小片连接用来把电路小片电气连接到公共引线框架上。然而，这种解决方案具有其缺点。首先，具有堆叠电路小片的封装至少部分由于在封装内的增大数量的电气连接和对于布置在电路小片之间的绝缘层/插入物的需要而引入封装组件的复杂性。如果任意缺陷在封装的组装期间发生，包括在堆叠内的所有芯片的整个封装是不可补救的。第二，在导线接合过程用来电气连接堆叠电路小片的场合，在堆叠中的顶部电路小片必须把尺寸定成在底部电路小片上提供足够的外围空间以允许导线接合底部电路小片。换句话说，顶部电路小片必须比底部电路小片小。最后，在单个封装中堆叠两个或多个电路小片增大封装的厚度，并且产生关于功率管理和散热的问题。因而，存在对于具有减小外形尺寸同时允许增大电路小片密度和减小在电路小片之间的电气路径的长度的半导体器件封装的需要。
技术实现思路
上述和其它需要由一种包括模制化合物的半导体器件封装满足，该模制化合物形成如下的一部分第一封装面、与第一封装面相对的第二封装面、以及在第一与第二封装面之间延伸的封装侧面。半导体器件和导电引线框架至少部分地由模制化合物覆盖。导电引线框架包括布置在封装的周边处、并且具有布置在第一封装面处的第一接触表面和布置在第二封装面处的第二接触表面的多个支柱。半导体器件定位在多个支柱的中心。引线框架还包括多个支柱延伸部，每个具有布置在第二封装面处的第三接触表面。该多个支柱延伸部从多个支柱向半导体器件延伸。每一个支柱延伸部包括在与第二封装面相对的支柱延伸部的表面上形成的接合点。在半导体器件上的至少一个I/O焊盘电气连接到在接合点处的支柱延伸部。在一个实施例中，I/O焊盘的至少一个被导线接合或带接合到接合点上。在另一个实施例中，I/O焊盘的至少一个直接电气连接到接合点上，用来形成倒装芯片型连接。该半导体器件封装可以具有四个封装侧面，使多根引线布置在四个封装侧面的两个中。可选择地，该半导体器件封装可以具有四个封装侧面，使多根引线布置在所有四个封装侧面中。在另一个实施例中，形成半导体器件封装的堆叠。在另一个方面，一种在制造半导体器件封装时使用的方法包括(a)由导电材料形成多个支柱，该多个支柱具有与半导体器件封装的预定外形高度相等的高度，并且在多个支柱中的每个支柱具有定位在预定封装侧面处的侧表面；(b)把半导体器件布置在由多个支柱限定的中央区域内，半导体器件包括布置在其上的多个I/O焊盘；(c)把多个I/O焊盘电气连接到从多个支柱突出的相关导电支柱延伸部上；以及(d)用模制化合物覆盖电路小片、多个支柱以及支柱延伸部的至少一部分。把I/O焊盘电气连接到接合点上可以包括把I/O焊盘导线接合或直接电气连接到接合点上，以形成倒装芯片型连接。在支柱的每一个的端部上的接触表面可以直接电气连接到相邻半导体器件封装的接触表面上。在一个实施例中，形成多个支柱包括选择具有与半导体器件封装的预定外形高度相等的外形高度的导电材料片；和，选择性地从片除去材料以形成支柱。在另一个实施例中，形成多个支柱包括选择具有比半导体器件封装的预定高度大的外形高度的导电材料片；和，选择性地从片除去材料，以在导电材料的基片部分上形成支柱。在这个实施例中，该方法还包括在用模制化合物覆盖电路小片和支柱及支柱延伸部之后，除去导电材料的基片部分。本专利技术的一个或多个实施例的细节在附图和下面的描述中叙述。本专利技术的其它特征、目的及优点通过描述和附图以及由权利要求变得明显。附图说明由结合其中类似元件被类似标号的附图进行的如下详细描述，将更充分地理解本专利技术，并且在附图中图1是按照本专利技术一个实施例的一种四边、无引线、导线接合的半导体器件封装的部分剖开、顶部立体图；图2是图1的半导体器件封装的横截面视图；图3是图1的半导体器件封装的仰视图；图4是图1的半导体器件封装的俯视图；图5a-5j描绘使用用来组装半导体器件的第一方法在组装的各个阶段中的图1的半导体器件封装；图6a-6j描绘使用用来组装半导体器件的第二方法在组装的各个阶段中的图1的半导体器件封装；图7是按照本专利技术另一个实施例的一种四边、无引线、倒装芯片半导体器件封装的部分剖开、顶部立体图；图8是图7的半导体器件封装的横截面视图；图9是图7的半导体器件封装的可选择布置的横截面视图；图10是图7的半导体器件封装的俯视图； 图11是图7的半导体器件封装的仰视图，表示选择性引线轨迹；图12a-12h描绘使用用来组装半导体器件的第一方法在组装的各个阶段中的图7的半导体器件封装；图13a-13h描绘使用用来组装半导体器件的第二方法在组装的各个阶段中的图7的半导体器件封装；图14是一半导体器件封装堆叠的横截面视图，每个半导体器件封装布置有直立位置的电路小片；图15是一半导体器件封装堆叠的横截面视图，每个半导体器件封装布置有颠倒位置的电路小片；及图16是一半导体器件封装堆叠的横截面视图，每个半导体器件封装以交替直立和颠倒位置布置。具体实施例方式参照图1和2，表示一种四边、无引线、导线接合的半导体器件封装10。半导体器件封装10具有底部封装面12、与底部本文档来自技高网...

【技术保护点】
一种半导体器件封装（１０，１００），包括：模制化合物（１８），用于形成如下的一部分：第一封装面（１４），第二封装面（１２），其与第一封装面（１４）相对，及封装侧面（１６），其在第一与第二封装面（１４，１２）之 间延伸；半导体器件（２０），其至少部分地由模制化合物（１８）覆盖，该半导体器件（２０）包括多个Ｉ／Ｏ焊盘（３８）；及导电引线框架（２２），其包括：多个支柱（２４），其布置在封装（１０，１００）的周边处，每个支柱（２４ ）具有布置在第一封装面（１４）处的第一接触表面（２６）和布置在第二封装面（１２）处的第二接触表面（２８），该半导体器件（２０）定位在由多个支柱（２４）限定的中央区域中，和多个支柱延伸部（３２），每个支柱延伸部（３２）具有布置在第二封 装面（１２）处的第三接触表面（３４），该多个支柱延伸部（３２）从多个支柱（２４）向半导体器件（２０）延伸，该支柱延伸部（３２）的每一个包括在与第二封装面（１２）相对的支柱延伸部（３２）的表面上形成的接合点（３６），至少一个Ｉ／Ｏ焊盘（３８）电气连接到在接合点（３６）处的支柱延伸部（３２）上。...

【技术特征摘要】
【国外来华专利技术】US 2003-8-26 60/497,8291.一种半导体器件封装(10，100)，包括模制化合物(18)，用于形成如下的一部分第一封装面(14)，第二封装面(12)，其与第一封装面(14)相对，及封装侧面(16)，其在第一与第二封装面(14，12)之间延伸；半导体器件(20)，其至少部分地由模制化合物(18)覆盖，该半导体器件(20)包括多个I/O焊盘(38)；及导电引线框架(22)，其包括多个支柱(24)，其布置在封装(10，100)的周边处，每个支柱(24)具有布置在第一封装面(14)处的第一接触表面(26)和布置在第二封装面(12)处的第二接触表面(28)，该半导体器件(20)定位在由多个支柱(24)限定的中央区域中，和多个支柱延伸部(32)，每个支柱延伸部(32)具有布置在第二封装面(12)处的第三接触表面(34)，该多个支柱延伸部(32)从多个支柱(24)向半导体器件(20)延伸，该支柱延伸部(32)的每一个包括在与第二封装面(12)相对的支柱延伸部(32)的表面上形成的接合点(36)，至少一个I/O焊盘(38)电气连接到在接合点(36)处的支柱延伸部(32)上。2.根据权利要求1所述的半导体器件封装(10)，其中，该至少一个I/O焊盘(38)被导线接合或带接合到接合点(36)上。3.根据权利要求2所述的半导体器件封装(10)，其中，电路小片(20)连到支撑垫(30)上，支撑垫(30)包括沿第二封装面(12)延伸的表面。4.根据权利要求1所述的半导体器件封装(100)，其中，该至少一个I/O焊盘(38)直接电气连接到接合点(36)上，用来形成倒装芯片型连接。5.根据权利要求1所述的半导体器件封装(10，100)，其中，该半导体器件封装(10，100)具有四个封装侧面(16)，并且该多个支柱(24)布置在该四个封装侧面(16)的两个中。6.根据权利要求1所述的半导体器件封装(10，100)，其中，该半导体器件封装(10，100)具有四个封装侧面(16)，并且该多个支柱(24)布置在所有四个封装侧面(16)中。7.一种半导体器件封装(10，100)的堆叠，每个半导体器件封装(10，100)包括模制化合物(18)，用于形成如下的一部分第一封装面(14)，第二封装面(12)，其与第一封装面(14)相对，及封装侧面(16)，其在第一与第二封装面(14，12)之间延伸；半导体器件(20)，其至少部分地由模制化合物(18)覆盖，该半导体器件(20)包括多个I/O焊盘(38)；及导电引线框架(22)，其包括多个支柱(24)，其布置在封装(10，100)的周边处，每个支柱(24)具有布置在第一封装面(14)处的第一接触表面(26)和布置在第二封装面(12)处的第二接触表面(28)，该半导体器件(20)定位在由该多个支柱(24)限定的中央区域中，和多个支柱延伸部(32)，每个支柱延伸部(32)具有布置在第二封装面(12)处的第三接触表面(34)，该多个支柱延伸部(32)从该多个支柱(24)向半导体器件(20)延伸，支柱延伸部(32)的每一个包括在与第二封装面(12)相对的支柱延伸部(32)的表面上形成的接合点(36)，至少一...

【专利技术属性】
技术研发人员：沙菲杜尔伊斯拉姆，罗马里考S圣安托尼奥，
申请(专利权)人：宇芯毛里求斯控股有限公司，
类型：发明
国别省市：MU[毛里求斯]