形成集成功率器件的方法和结构技术

在一种实施方式中，在具有其它晶体管的半导体衬底上形成垂直功率晶体管。在垂直功率晶体管下面的一部分半导体被掺杂成为垂直功率晶体管提供低导通电阻。

【技术实现步骤摘要】
本申请涉及同时提交并具有至少一个共同专利技术人、共同的受让人、代理人案号为ONS00693、名称为“BI-DIRECTIONALTRANSISTOR AND METHOD THEREFOR”的申请。
技术介绍
本申请一般地涉及电子学，并且，更具体地涉及形成半导体器件的方法和结构。过去，半导体工业采用各种结构和方法在具有诸如横向晶体管的其它晶体管的同一衬底上形成垂直功率晶体管。在具有其它晶体管的同一半导体管芯上形成垂直功率晶体管是非常需要的，并为设计者提供灵活性以在单个半导体管芯上组合各种功能。然而，为垂直功率晶体管提供低导通电阻是困难的。典型地，其它晶体管要求轻掺杂的半导体区，在其中形成其它晶体管。所述轻掺杂提高了垂直晶体管的导通电阻。因此，需要形成在具有其它晶体管的同一衬底上的垂直功率晶体管和具有低导通电阻的垂直功率晶体管。
技术实现思路
根据本专利技术的一方面，提供一种集成功率器件，包括具有第一表面的第一导电类型的半导体衬底；在半导体衬底第一表面上的外延层，该外延层具有与半导体衬底的第一表面相对的第一表面；在外延层第一表面上形成的垂直功率晶体管，该垂直功率晶体管具有沟道区；以及具有第一导电类型并在外延层内的第一掺杂区，该第一掺杂区在至少一部分垂直功率晶体管的下面，其中第一掺杂区没有延伸到外延层的第一表面。根据本专利技术的另一方面，提供一种形成集成功率器件的方法，包括提供具有表面的第一导电类型的半导体衬底；在半导体衬底的表面上形成半导体层；在半导体层的第一表面上形成垂直晶体管；以及在半导体层内以及在垂直晶体管的沟道区的下面形成第一导电类型的第一掺杂区。附图说明图1说明根据本专利技术的集成功率器件的实施方式一部分的放大的横截面；图2到图3说明根据本专利技术的形成集成功率器件的方法的实施方式不同阶段的图1的集成功率器件；图4说明根据本专利技术的图1的集成功率器件的替代实施方式一部分的放大的横截面；图5到图6说明根据本专利技术的形成图4的集成功率器件的方法的实施方式不同阶段的图4的集成功率器件；图7说明根据本专利技术的图1的集成功率器件的第二替代实施方式一部分的放大的横截面；图8到图9说明根据本专利技术的形成图7的集成功率器件的方法的实施方式不同阶段的图7的集成功率器件；图10说明根据本专利技术的图7的集成功率器件的替代实施方式一部分的放大的横截面；图11说明根据本专利技术的图7的集成功率器件的另一个替代实施方式一部分的放大的横截面；和图12说明根据本专利技术的图1的集成功率器件的另一部分的实施方式一部分的放大的横截面。为了说明的简化和清楚，图中的元件没有必要按比例，而且在不同图中的相同的参考数字表示相同的元件。此外，为了说明的简化，众所周知的步骤和要素的描述和细节被省略。尽管所述器件这里被解释为N-沟道或P-沟道器件，但本
的技术人员理解根据本专利技术互补器件也是可能的。为了绘图清楚，器件结构的掺杂区域被说明为具有大致直线边缘和精确角度拐角。然而，本
的技术人员理解由于掺杂剂的扩散和激活，掺杂区的边缘的通常不是直线的，而且拐角不是精确角度的。具体实施例方式图1说明集成功率器件12的实施方式的放大横截面的一部分，所述集成功率器件12包括垂直功率晶体管14，所述功率晶体管14具有低的导通电阻并与第一横向晶体管13和第二横向晶体管15形成在同一半导体衬底上。在优选的实施方式中，晶体管13是横向的P-沟道晶体管，晶体管14是垂直的N-沟道晶体管，且晶体管15是横向的N-沟道晶体管。器件12形成在高度掺杂的N型体半导体衬底30上，所述半导体衬底30具有如外延层的轻微掺杂的N型掺杂的半导体层32，所述半导体层32形成在衬底30的第一表面34上。层32的电阻率典型地被选择为有利于形成如晶体管13和15的横向晶体管。层32的电阻率通常大于大约0.4ohm-cm，且最好大于大约0.8ohm-cm到1.0ohm-cm。为了对流经晶体管14的电流提供低电阻传导途径，并为了提供低电阻的电连接到形成在衬底30的背面上的漏极导体36，衬底30的电阻率典型地小于大约0.01ohm-cm。导体36典型地是应用到衬底30的背面的金属。衬底30和层32的组合在下文可以被称为衬底。晶体管14包括P型本体区或掺杂区57，所述掺杂区57帮助提高晶体管14的击穿电压并在晶体管14的操作过程中有利于形成沟道区。区57可以被称为PHV区。晶体管14还包括沟槽型栅极26、27和28，所述栅极被形成为从层32的表面49延伸穿过区57并进入层32。栅极26、27和28典型地通过开出穿过区57的沟槽、沿所述沟槽的侧壁和底部形成电介质层51和在层51上形成栅极导体52而形成。电介质层53典型地形成在导体52的顶部以填充沟槽开口的剩余部分。N型掺杂区54典型地在邻近栅极26、27和28的内部部分形成，以起到晶体管14的源区的功能。54以一个水平末端邻接电介质层51的邻近侧面并朝相对的电介质层51横向延伸而从表面49延伸进入区57。为了起到晶体管14的本体接触的功能，P型掺杂区56典型地形成为从表面49延伸通过区54的中心部分以获得与区57的电接触。源极导体22被应用到表面49以获得到每个区56和每个区54的电接触。电介质层25的一部分，如内层电介质，被形成在每个栅极26、27和28上方的表面49上以隔离导体22与栅极26、27和28。晶体管14的沟道区典型地被认为是位于区54下方的区57的一部分。位于沟道区下方的层32的一部分典型地被称为晶体管14的漏极的漂移区。所述漂移区按通常的方式通过箭头55标出。N型埋层或掺杂区41被形成在层32内从而为晶体管提供低电阻率的漂移区。区41典型地被形成在晶体管14沟道区的下面，从而帮助降低晶体管14的导通电阻。区41被形成为至少位于晶体管14的沟道区的下方并可以横向延伸越过沟道区，甚至越过诸如栅极26、27和28的晶体管14栅极的最外边缘。区41通常垂直地位于靠近栅极26-28的较低的边缘，并垂直延伸到靠近表面34的位置。区41的一个边缘可以距离表面49为2到5微米，而且典型地为大约在栅极26-28的下边缘以下1微米。区41的最深的边缘最好延伸为与衬底30产生电接触，但在一些具体方式中可以不产生这样的电接触。晶体管15形成在表面49的另一部分内。为了在层32内形成阱区，P型掺杂区60从表面49延伸进入到层32，所述阱区使晶体管15与层32和在层32内形成的其它器件隔离。N型掺杂区62和65在表面49上间隔开地形成并延伸到区60内，以分别形成晶体管15的源极和漏区。P型掺杂区61形成在表面49上并延伸到区60内，邻接到区62的末端，从而形成用于晶体管的体接触，所述末端是距区65的远端。晶体管15的栅极被形成在区60的一部分的上方，位于区62和65之间。栅极包括例如二氧化硅的栅极电介质67，所述栅极电介质67形成为覆盖表面49，在电介质67上形成的栅极导体68，以及保护层69，为了使导体68与其它电元件电隔离，所述保护层69形成为覆盖导体68。源极导体23形成为与区61和62电接触，漏极导体24形成为与区65电接触。电介质层25的一部分使导体23和24与层32相隔离。为了有助于使晶体管15与器件12的其它元件相隔离，包括减少寄生晶体管的增益并最小化穿通效应，P本文档来自技高网...

【技术保护点】
一种集成功率器件，包括：具有第一表面的第一导电类型的半导体衬底；在半导体衬底第一表面上的外延层，该外延层具有与半导体衬底的第一表面相对的第一表面；在外延层第一表面上形成的垂直功率晶体管，该垂直功率晶体管具有沟道区；以 及具有第一导电类型并在外延层内的第一掺杂区，该第一掺杂区在至少一部分垂直功率晶体管的下面，其中第一掺杂区没有延伸到外延层的第一表面。

【技术特征摘要】
US 2005-4-1 11/095,1351.一种集成功率器件，包括具有第一表面的第一导电类型的半导体衬底；在半导体衬底第一表面上的外延层，该外延层具有与半导体衬底的第一表面相对的第一表面；在外延层第一表面上形成的垂直功率晶体管，该垂直功率晶体管具有沟道区；以及具有第一导电类型并在外延层内的第一掺杂区，该第一掺杂区在至少一部分垂直功率晶体管的下面，其中第一掺杂区没有延伸到外延层的第一表面。2.根据权利要求1的集成功率器件，其中第一掺杂区的峰值掺杂浓度位于距外延层第一表面不小于大约2微米的位置处。3.根据权利要求1的集成功率器件，还包括垂直隔离区，该垂直隔离区具有与外延层的导电类型相反的导电类型，并从外延层的第一表面延伸到外延层内，以包围外延层的第一部分，以及第一晶体管，该第一晶体管形成在外延层的第一表面上并被垂直隔离区包围。4.根据权利要求3的集成功率器件，还包括第二掺杂区，该第二掺杂区在外延层的第一表面上并且不在外延层的第一部分内，该第二掺杂区具有与外延层的导电类型相反的导电类型，以及第二晶体管，该第二晶体管形成在外延层的...

【专利技术属性】
技术研发人员：弗兰西恩Y罗伯，斯蒂芬P罗伯，普拉赛德万卡特拉曼，兹尔豪森，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]