半导体器件制造技术

一种半导体器件具有包括集中的精细互连的宏电路和用于连接宏电路与外部电路的延伸布线。精细互连的宽度小于０．１μｍ。延伸布线（１０２）的一端连接至平行布置的宏电路（１０１）的精细互连（１０３）中的至少两个。通过该结构，抑制了在延伸布线的一端和精细互连连接的部分处断开的可能性。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，更具体地涉及宏电路连接至外部延伸布线的连接部分。
技术介绍
以下将通过说明用于典型的半导体器件中工艺评价(processevaluation)的测试图案来描述连接至宏电路的延伸布线的常规技术。图1示出了用于工艺评价的测试芯片布局的实例的平面图。一般，在光刻设备的区域尺寸(field size)中限定测试芯片尺寸的横向宽度801和纵向宽度802的最大值。评价图案由一组称为子芯片803的评价块(evaluation block)组成，并且将子芯片803的尺寸同等地配置在测试块的内部(参考“Advanced Process Technology 2003，Backend ProcessSection 5.200nm pitch double layer Cu interconnection TEG and moduleresults”，URL“http://www.selete.co.jp/SeleteHPJ1/j html/research/re0022.html”，检索日期是2005年2月1日)。原因是由于在测试程序中将测试探针的布置和运动设置得相等，所以可以共用程序和测试探针。接下来，参考图2说明用于互连工艺评价的图案的概要。用于互连工艺评价的图案包括通路链(via chain)、电迁移评价图案、泄漏测量图案等。在通路链中，图案尺寸通常基于将被评价的互连的长度和通孔的数目改变。通过改变图案尺寸，还能够评价缺陷密度。评价该工艺所需要的评价块称为TEG(测试元件组)区域901，电测量探针接触的电极称为电极垫902，连接TEG区域901和电极垫902的互连称为延伸布线903。图3示出了TEG区域和电极垫之间的连接区域的实例的放大图。如图3所示，TEG区域中的通路链图案1001和电极垫(未示出)通过延伸布线1002电连接。图4示出了图3中所示的延伸布线的连接部分至通路链部分的放大平面图。如图4所示，连接至通路链部分1101的互连1102的宽度与用于进入通路链的区域的通路链部分1101的宽度相同。图5示出了到指定的垫互连的互连的放大平面图。例如，如图5所示，测试图案提供有通路链评价TEG区域1201和用于建立到垫(未示出)的电连接的延伸布线1202。TEG区域1201具有M1互连(属于第一层互连)1204和M2互连(属于第二层互连)1203交替布置的两层互连结构。M1互连和M2互连通过通路1205连接。这里，M1互连1204和M2互连1203两个的宽度都是70nm，其是最小的互连宽度1206。在从TEG区域1201延伸到外部的隔离互连部分(延伸布线1202)中，互连宽度逐级变大，并且宽部分的互连宽度1207约为0.17μm。在图5中提供了宽互连部分和TEG区域1201之间的连接距离1208。图6示出了图5中所示的测试图案的截面图。如图6所示，在硅衬底1303上形成绝缘膜1304，在该区域中交替地布置M1互连1204和M2互连1203，并且那些互连通过通路1205连接。这里，M1互连1204和M2互连1203两个的宽度是70nm，其是最小的互连宽度。在M1互连1204和通孔互连1205的端部部分处的余裕称为延伸部1308。接下来，说明用于形成一般的两层互连的工艺。图7A至7E是主要步骤的截面图。首先，在硅膜1401上，应用CVD方法等以形成第一层间绝缘膜1402，其由氧化硅膜等制成(图7A)。之后，在第一层间绝缘膜1402上形成第一光刻抗蚀剂1403，并且通过应用第一光刻方法图案化该抗蚀剂(图7B)。而且，通过应用干法蚀刻技术在第一层间绝缘膜1402上印刷该抗蚀剂图案之后，移除抗蚀剂1403，由此在适当的位置形成了互连沟槽1404(图7C)。接下来，应用CVD方法等以在包括互连沟槽1404的第一层间绝缘膜1402的整个表面上形成由铜、铝等制成的导电膜1405(图7D)。或者通过溅射法形成阻挡金属层，并且应用铜镀，以便覆盖和平坦化该表面上的水平差。然后，应用CMP用于回蚀刻以压平导电膜1405的表面。结果，在第一层间绝缘膜1402的所希望位置处形成镶嵌互连结构的第一互连1406(图7E)。在通过以上描述的工艺形成M1层互连之后，将包括与图7A至7E中所示的步骤相同的步骤的工艺应用到包括形成通路掩模和M2掩模的M1层的上表面上，以便制造双层互连器件。以下将描述典型的CPU逻辑电路中的常规技术。通过说明该常规的实例来描述从隔离电路块到电集成电路块的互连的结构，因为相似的结构不仅用在用于工艺评价的TEG延伸布线中而且用在产品中。该产品提供有四个宏功能的I/O块、RAM单元、逻辑单元和PLL。示意结构示于图8中。在图8中，I/O块1501是其中互连的宽度为1μm以上的区域。基本上，在该区域中不需要较窄的互连。对大电流的可容许的容量限制由该区域确定，并且互连宽度和通路直径的最大值由该区域确定。至于I/O输入，对于垫块一般有一个输出和一个输入互连。RAM块1502的典型的存储器尺寸是约1兆字节。在该区域中，结构的精细高速度互连被优先地考虑，以从窄互连的需要是高的。宽互连相对少，并且电源和GND互连以存储器单元尺寸的单元周期性地对准。高性能的逻辑块1503是需要驱动性能的单元和电源互连增强的块。基本上，该块的结构与该栅阵列的标准单元结构接近。尽管互连的结构与RAM相似，但电源互连一般增强超过RAM。与PLL相比，一般，存在在宏电路之间连接的多个连接。在PLL块1504中，优先考虑电源、GND和电容元件的操作的稳定性。因此，尽管互连密度较小，但一般，互连宽度宽，仅次于I/O区域。PLL使来自外部发送器的信号输入放大4倍或5倍等并且对于每个宏都产生时钟树。该时钟输入单元和时钟输出单元用作来自宏电路的延伸布线。基本上，仅存在两个输入/输出互连。在该典型的互连布置结构中，参考图9说明两个逻辑单元宏电路的块连接结构。在图9中，示出了逻辑区域(宏电路区域)1601、第二逻辑区域(宏电路区域)1602和宏电路之间的中间区域1603。电源网格1604和GND网格1605布置在宏中。用作电路结构元件的布线互连和信号互连1606布置在宏中的电源网格1604和GND网格1605之间。而且，示出了用于连接宏的信号互连。在图9中绘制了那些信号互连之间的连接区域1607。存在宏之间的互连通过相同互连层连接的情况，或者存在它们通过不同的互连层连接的情况。如上所述，在常规的CPU逻辑电路中，具有最小宽度或恒定宽度的互连从宏电路延伸至外部并且将该电路连接至宏的外部。
技术实现思路
在如图5所示的常规技术中，在延伸部从宏电路延伸到同一层内的外部的结构中，预定的精细互连从集成了多个0.1μm或以下精细互连的宏电路延伸到外部，在宏电路外部的区域中，该精细互连连接至较宽的延伸布线。在常规的结构中，精细互连在宽延伸布线和宏电路区域之间的区域(图5中所示的区域1208)中隔离。参考上述结构，本专利技术的专利技术人已注意以下的特征，其是制造半导体器件中的潜在问题。在常规的实例中，在从宏电路延伸到同一互连层内的外部的精细隔离互连部分中会出现断开的问题。该断开是由与稀少布置互连和密集布置它们的区域之间的互连密度差有关的暴光的分辨能力的不均匀引起的。本文档来自技高网...

【技术保护点】
一种半导体器件，包括：　　　　宏电路（１０１、２０１），其包括精细互连（１０３、２０３）；和　　　　延伸互连（１０２、２０２），其比所述的精细互连宽并且具有连接至所述精细互连的至少两个的第一端部和位于所述宏电路外部的第二端部。

【技术特征摘要】
JP 2005-11-2 2005-3194331.一种半导体器件，包括宏电路(101、201)，其包括精细互连(103、203)；和延伸互连(102、202)，其比所述的精细互连宽并且具有连接至所述精细互连的至少两个的第一端部和位于所述宏电路外部的第二端部。2.根据权利要求1的半导体器件，其中精细互连(103、203)的所述至少两个从所述宏电路(101、201)的内部延伸到所述第一端部并且与所述延伸互连形成在同一层中。3.根据权利要求1的半导体器件，其中所述精细互连的所述至少两个具有相同的宽度，并且其间距与所述宏电路中的精细互连的最小间距(108、208)相同。4.根据权利要求1的半导体器件，其中所述精细互连的所述至少两个的每一个的宽度(106、206)等于或小于0.1μm。5.根据权利要求1的...

【专利技术属性】
技术研发人员：松原义久，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]