半导体器件制造技术

本发明专利技术揭示一种半导体器件，在这种具有用镶嵌法形成的布线的多层布线结构的半导体器件中，至少一部分电极焊盘将具有处理与外部的电连接用的区域的第１导电层（５），形成在多层布线结构中半导体衬底（１）上必不可少的钝化膜（４）上。

【技术实现步骤摘要】

本专利技术涉及半导体衬底上具有多个层间绝缘膜和电极焊盘的多层结构半导体器件。
技术介绍
近年来，随着数字化社会的进步，半导体器件的高功能化、多功能化的要求越来越强烈，响应这种要求用的半导体器件电极焊盘数量不断增加。另一方面，为了适应电子设备的小型化和降低成本，需要半导体芯片进一步小型化。为了解决这些要求，虽然有布线多层化且进一步微细化的方法，但是有效利用电极焊盘的下层区的方法是有成效的。这样有效利用电极焊盘下层区的方法中，作为在例如电子电路形成区利用电极焊盘下层区的例子，有在电极焊盘的下层形成半导体元件的面积焊盘技术。导入这种面积焊盘技术的情况下，重要的是防止对半导体器件的电检查时由探头等冲击电极焊盘而产生的电极焊盘断裂、以及抑制导入面积焊盘技术所需的制造工序数的增加。前者重要是因为发生电极焊盘下层断裂时，由于产生电极焊盘下层的半导体元件破坏和电极焊盘与下层布线之间漏电，有可能使作为半导体器件的功能目的完不成；后者的重要是因为制造工序数的增加关系到成本提高。这里，用附图说明防止由对半导体器件的电检查时的探头、WLBI(WaferLevel Burn-In晶圆级老化)冲击电极焊盘而发生电极焊盘下层断裂并且抑制导入面积焊盘所需的工序数的增加的面积焊盘技术(例如参考日本国专利公开公报2004-14609号)。图5是示出作为已有技术公开的半导体器件的电极焊盘结构的剖视图。图5中，1是半导体衬底，2、3是绝缘膜，4是钝化膜，5是包含与电极焊盘的外部的连接区的导电层(第1导电层)，6是半导体元件。绝缘膜2上具有与半导体元件6连接用的通路22，绝缘膜3则具有布线31a、31b、31c、31d和通路32。这种半导体器件如图5所示，布线31a与31b、布线31c与31d和布线31c与31d分别在绝缘膜3的部分33a、部分33b和部分33c分开，因而布线31a、31b、31c、31d中，除以通路32连接第1导电层5的布线31d以外，可用作分别与第1导电层5绝缘的布线。此外，对这种焊盘结构的第1导电层5作电检查时，即使探头、WLBI等施加冲击的情况下，呈现在绝缘膜3的33a、33b、33c的部分为支柱33a、33b、33c，支撑成抵挡冲击，从而防止绝缘层3和下层的绝缘膜2发生断裂。这种焊盘结构能用已有半导体器件制造工序中一般使用的材料、条件形成，而且不形成聚酰亚胺膜等新的层作为绝缘膜，所以不产生制造工序增加等造成的成本提高。然而，上述已有半导体器件的焊盘结构最上层的布线之间的支柱部的绝缘膜与其布线上的绝缘膜合为一体，对以溅射法形成最上层布线的铝布线的情况、将上层布线用作与第1导电层绝缘的布线等情况而言，可形成这种一体结构，没有问题，但仅用铜布线等镶嵌(damassin)法形成的布线的情况下，以绝缘膜上形成槽并将铜制布线材料埋入该槽的方式形成，因而不能合为一体地形成布线之间的绝缘膜和该布线上的绝缘膜。因此，与作为已有半导体器件说明的用溅射法形成铝布线的焊盘结构相同，需要在最上层布线与第1导电层之间形成绝缘膜，以便将最上层的布线用作与第1导电层绝缘的布线，但重新多形成1层绝缘膜，则制造时的工序数增加，因而存在关系到成本提高的问题。
技术实现思路
本专利技术解决上述已有问题，其目的在于提供一种能在以镶嵌法形成叠层衬底上的电极焊盘的情况下既抑制制造时关系到成本提高的工序数增加又有效利用电极焊盘的下层区的半导体器件。为了解决上述课题，本专利技术的半导体器件，其多层布线结构在半导体衬底上具有多个层间绝缘膜、用镶嵌法形成的布线、以及与外部电连接用的电极焊盘，其中，所述电极焊盘的至少一部分在所述半导体衬底上的钝化膜上形成具有处理与所述外部的电连接用的区域的第1导电层，并且在紧接于所述钝化膜的下方形成具有多条所述布线的第2导电层，所述第2导电层的至少一部分以非电连接状态在所述半导体衬底的垂直方向与所述第1导电层重叠。根据第1专利技术，将半导体器件做成具有用镶嵌法形成的布线的多层布线结构时，该多层布线结构中在半导体衬底1上必不可少的钝化膜上形成电极焊盘的第1导电层，从而能使第1导电层和第2导电层的布线为非分别直接电连接的状态，而不使制造时的工序数增加。因此，能自由使用第2导电层区，可有效利用电极焊盘的下层区。根据第2专利技术，将半导体器件做成具有用镶嵌法形成的布线的多层布线结构时，第2导电层中在垂直方向上与第1导电层的检查区重叠的部分配置布线，从而能使第1导电层和垂直方向上与其检查区以外的部分重叠的第2导电层的布线为非分别直接电连接的状态。因此，能自由使用第2导电层区中在垂直方向上与第1导电层的检查区以外重叠的区域，可有效利用电极焊盘的下层区，同时还能抑制钝化膜发生断裂。根据第3专利技术，将半导体器件做成具有用镶嵌法形成的布线的多层布线结构时，第2导电层中与所述第1导电层的检查区在垂直方向重叠的布线直接与第1导电层电连接，因而即使探头或WLBI作检查的工序中钝化膜发生断裂并且第1导电层和第2导电层的布线之间产生泄漏的情况下，作为半导体器件的电路也能起作用，工作上没有问题。因此，能自由使用第2导电层区中在垂直方向上与第1导电层的检查区以外重叠的区域，可有效利用电极焊盘的下层区，同时还能在钝化膜发生断裂的情况下，照常执行探头、WLBI检查。根据第4专利技术，将半导体器件做成具有用镶嵌法形成的布线的多层布线结构时，钝化膜中在垂直方向上与第1导电层的检查区重叠的部分形成开口，所以能对受探头或WLBI检查工序冲击的部位消除钝化膜。因此，能自由使用第2导电层区中在垂直方向上与第1导电层的检查区以外重叠的区域，可有效利用电极焊盘的下层区，而且不发生钝化膜断裂，能防止发生断裂引起的电极焊盘剥离等钝化膜断裂造成的弊病。附图说明图1A是示出本专利技术实施方式1的半导体器件的结构的俯视图。图1B是示出本专利技术实施方式1的半导体器件的结构的剖视图。图2A是示出本专利技术实施方式2的半导体器件的结构的俯视图。图2B是示出本专利技术实施方式2的半导体器件的结构的剖视图。图3A是示出本专利技术实施方式3的半导体器件的结构的俯视图。图3B是示出本专利技术实施方式3的半导体器件的结构的剖视图。图4A是示出本专利技术实施方式4的半导体器件的结构的俯视图。图4B是示出本专利技术实施方式4的半导体器件的结构的剖视图。图5是示出已有半导体器件的电极焊盘结构的剖视图。具体实施例方式下面，参照附图具体说明表示本专利技术实施方式的半导体器件。本专利技术实施方式，均以绝缘膜为2层且铜布线的双镶嵌工艺的半导体器件为例进行说明。本专利技术实施方式的半导体器件的制造工序和制造条件基本上与通常的半导体器件的制造工序和制造条件相同，因而省略其详细说明。实施方式1下面，用图1A、图1B对本专利技术实施方式1的半导体器件说明其结构。图1A是示出实施方式1的半导体器件的结构的俯视图。图1B是示出表示本实施方式1的半导体器件的结构的图1A的沿A-A’的截面结构的概略剖视图。如图1A、1B所示，在半导体衬底1上形成用例如电介质氧化物形成的绝缘膜2和3、以及用例如氮化硅形成的钝化膜4。半导体器件的电极焊盘的第1导电层5的下层的绝缘膜3上配置第2导电层的布线31a、31b、31c、31d，绝缘膜2上配置布线21a、21b、21c、21d，并且半导体衬底1上配置半导体元件6。将本文档来自技高网...

【技术保护点】
一种半导体器件，其特征在于，其多层布线结构在半导体衬底上具有多个层间绝缘膜、用镶嵌法形成的布线、以及与外部电连接用的电极焊盘，所述电极焊盘的至少一部分在所述半导体衬底上的钝化膜上形成具有与所述外部的电连接用的区域的第１导电层，并且在紧接于所述钝化膜的下方形成具有多条所述布线的第２导电层，所述第２导电层的所述布线的至少一部分以非电连接状态在所述半导体衬底的垂直方向与所述第１导电层重叠。

【技术特征摘要】
JP 2005-12-21 2005-3672931.一种半导体器件，其特征在于，其多层布线结构在半导体衬底上具有多个层间绝缘膜、用镶嵌法形成的布线、以及与外部电连接用的电极焊盘，所述电极焊盘的至少一部分在所述半导体衬底上的钝化膜上形成具有与所述外部的电连接用的区域的第1导电层，并且在紧接于所述钝化膜的下方形成具有多条所述布线的第2导电层，所述第2导电层的所述布线的至少一部分以非电连接状态在所述半导体衬底的垂直方向与所述第1导电层重叠。2.如权利要...

【专利技术属性】
技术研发人员：太田行俊，永井纪行，滨谷毅，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]