一种闪速ＥＥＰＲＯＭ阵列，包括：其中具有第一浮置栅电极的第一行ＥＥＰＲＯＭ单元，和在其中具有第二浮置栅电极的第二行ＥＥＰＲＯＭ单元。该第一浮置栅电极包括至少一个水平部分和至少一个垂直部分，其共同限定朝向第一方向的第一浮置栅电极的第一Ｌ形部分。第二浮置栅电极包括至少一个水平部分和至少一个垂直部分，其共同限定朝向与第一方向相反的第二方向的第二浮置栅电极的第二Ｌ形部分。
【技术实现步骤摘要】
本申请涉及集成电路及其制造方法，更具体，涉及非失性存储器件及形成非易失性存储器件的方法。
技术介绍
非易失性存储器件的一个分类包括电可擦写可编程只读存储器(EEPROM)，其可以在包括嵌入应用和大规模存储应用的许多应用中使用。在典型的嵌入应用中，EEPROM器件可以用于提供例如个人计算机和移动电话中的代码存储，其中需要快速的随机访问读取时间。典型的大规模存储应用包括需要高容量和低成本的存储卡应用。EEPROM器件的一个分类包括NAND型闪存，其可以提供对于其他形式的非易失性存储器件的低成本和高容量的替换。典型的NAND型闪存包括其中的多个NAND型行(string)，其并排设置在半导体衬底中。NAND型行的每个EEPROM单元包括浮置栅电极和控制栅电极，其电连接到各个字线。这些EEPROM单元可以是支持单或多级编程状态的单元。仅支持单个编程状态的EEPROM单元称为单级单元(SLC)。具体，SLC可支持擦除状态，其可以被处理为逻辑1存储值，以及编程状态，其可以被处理为逻辑0存储值。当擦除时，SLC可具有负的阈值电压(Vth)(例如，-3V＜Vth＜-1V)，以及当编程时，可具有正的阈值电压(例如，1V＜Vth＜3V)。可以通过在所选择的单元上执行读取操作来检测EEPROM单元的状态。本领域技术人员将理解，当所选择的单元处于擦除状态并且所选择的字线电压(例如，0伏)大于所选择单元的阈值电压时，NAND行将操作为放电预充电的位线BL。然而，当所选择的单元处于编程状态时，相应的NAND行将开路提供到预充电的位线，因为所选择的字线电压(例如，0伏)小于所选择的单元的阈值电压，并且所选择单元保持“关闭”。在2006年2月21日提交的U.S.申请序列号11/358,648中，并且在Jung等人的名为“A 3.3 Volt Single Power Supply 16-MbNonvolatile Virtual DRAM Using a NAND Flash Memory Technology”，IEEE Journal of Solid-State Circuit，Vol.32，No.11，pp.1748-1757，November(1997)的文章中公开了NAND型闪存的其他方面，将其公开在此引用作为参考。编程或擦除EEPROM单元的操作可包括将相对高的编程或擦除电压分别应用到EEPROM单元的控制电极或沟道区。如本领域技术人员所理解，编程电压的大小应该足够将足够数目的电子吸引到单元中的浮置栅电极，并且擦除电压的大小应该足够从浮置栅电极抽取高百分率的所聚集电子。将电子吸引到浮置栅电极或从浮置栅电极抽取电子的这些操作导致EEPROM单元的阈值电压的变化。具体，编程EEPROM单元的操作可导致EEPROM单元的阈值电压的增加，并且擦除EEPROM单元的操作可导致EEPROM单元的阈值电压的减小，如上对于单和多级单元所述。很遗憾，由于EEPROM器件变得在半导体衬底上更加高度集成，紧密相邻的EEPROM单元的浮置栅电极之间的寄生电容可增加。如图1A至1C所述，该寄生电容与相邻浮置栅电极的重叠面积成正比例，并与相邻浮置栅电极之间的横向距离成反比例。当器件集成度增加时，横向距离典型地减小。具体，图1A说明NAND型EEPROM器件的阵列，其包括在两个方向(例如，行和列方向)中并列相隔的多个浮置栅电极19。这些浮置栅电极19通过隧道绝缘层17与半导体衬底11的有源区13相隔。由相隔的沟槽隔离区15限定这些有源区13。行中的每个EEPROM单元的控制电极通常连接到各个字线23(示为字线A、B和C)。每一个浮置栅电极19通过栅间介质层21与相应的字线分隔。如图1B至1C所示，浮置栅电极19在位线方向上通过源区/漏区25彼此分隔，并在字线方向上通过沟槽隔离区15彼此分隔。在位线方向上每个浮置栅电极之间的重叠面积等于乘积h1×W1，并且在字线方向上每个浮置栅电极之间的重叠的面积等于乘积h2×W2。由于较高的器件集成度所导致的寄生电容的增加可导致浮置栅干扰的相应增加。如果这种干扰足够大，那么一个EEPROM单元的编程可导致正在进行编程的EEPROM单元的相邻中的一个或多个紧密相邻的EEPROM单元的阈值电压偏移。阈值电压的这种偏移可通过导致在数据读取操作中的位错误而减小存储器件可靠性。在Jae-Duk Lee等人的名为“Effects of Floating-Gate Interference on NAND Flash MemoryCell Operation”，IEEE Electron Device Letters，Vol.23，No.5，pp.264-266，May(2002)的文章中描述了浮置栅电极之间的增加的寄生电容的这些和其他后果。
技术实现思路
本专利技术的实施例包括其中具有存储单元的非易失性存储器件，具有减小的单元到单元耦合电容。根据本专利技术的某些实施例，非易失性存储器件，例如NAND型闪速EEPROM器件，包括具有浮置栅电极的存储单元。这些浮置栅电极形成为具有端部开口(open-ended)的环绕(wraparound)形状，其操作为减小位线方向上的寄生单元到单元耦合电容，同时保持每个存储单元内的控制和浮置栅电极之间的高耦合比。具体，每个存储单元可在其中包括EEPROM晶体管。这些EEPROM晶体管的每一个包括半导体沟道区上的隧道绝缘层和隧道绝缘层上的浮置栅电极。浮置栅电极具有端部开口的环绕形状，其填充有电绝缘区。根据这些实施例的某一些，浮置栅电极可整形为具有中空(hollow)的中心的矩形柱体，其填充有电绝缘区。根据本专利技术的另外实施例，非易失性存储阵列包括半导体衬底和半导体衬底中的EEPROM单元的至少一个NAND行。该EEPROM单元的至少一个NAND行包括第一非易失性存储单元，其中具有第一端部开口和填充绝缘体的环绕形状浮置栅电极，以及第二非易失性存储单元，其中具有第二端部开口和填充绝缘体的环绕形状浮置栅电极。配置浮置栅电极，使得第一端部开口的环绕形状浮置栅电极的纵轴与第二端部开口的环绕形状浮置栅电极的纵轴共线。EEPROM单元的至少一个NAND行还可包括行选择晶体管，其中具有第三端部开口填充绝缘体的环绕形状栅电极，以及其中具有第四端部开口填充绝缘体的环绕形状栅电极。在这些实施例中，与第一非易失性存储单元相关的字线通过第一栅间介质层与第一端部开口和填充绝缘体的环绕形状浮置栅电极分隔，以及与行选择晶体管相关联的字线与第三端部开口和填充绝缘体的环绕形状浮置栅电极短接。本专利技术的另外其他实施例包括一种通过形成其中具有由半导体有源区彼此分隔的第一和第二沟槽隔离区的半导体衬底来形成非易失性存储阵列的方法。在有源区上形成隧道绝缘层，然后在第一和第二沟槽隔离区的侧壁上和隧道绝缘层上形成第一导电层。在相对于隧道绝缘层延伸的部分第一导电层上形成绝缘区。然后在绝缘区上形成第二导电层。然后顺序构图第二导电层、绝缘区和第一导电层，以限定填充绝缘体的环绕形状浮置栅电极。根据这些实施例的其他方面，在第二导电层上形成栅间介质层和在栅间介质层上形成第三电极层的步骤可以在构图步骤之前。形成接触孔的步骤还可以在构图步骤之前，该接触孔通过栅本文档来自技高网...
【技术保护点】
一种非易失性存储单元，包括：其中具有有源区的半导体衬底，其包括第一导电类型的源区和漏区以及在源区和漏区之间延伸的沟道区；沟道区上的隧道氧化物层；浮置栅电极，在所述隧道氧化物层上，所述浮置栅电极具有由多个部分限定的不对 称横断截面，所述多个部分包括横向横跨沟道区的整个宽度延伸的水平部分以及至少一个从水平部分的侧面向上延伸的垂直部分；控制栅电极，在所述浮置栅电极上；以及栅间介质层，在所述浮置栅电极和所述控制栅电极之间延伸。
【技术特征摘要】
KR 2005-9-2 10-2005-0081894;KR 2005-10-24 10-2005-1.一种非易失性存储单元，包括其中具有有源区的半导体衬底，其包括第一导电类型的源区和漏区以及在源区和漏区之间延伸的沟道区；沟道区上的隧道氧化物层；浮置栅电极，在所述隧道氧化物层上，所述浮置栅电极具有由多个部分限定的不对称横断截面，所述多个部分包括横向横跨沟道区的整个宽度延伸的水平部分以及至少一个从水平部分的侧面向上延伸的垂直部分；控制栅电极，在所述浮置栅电极上；以及栅间介质层，在所述浮置栅电极和所述控制栅电极之间延伸。2.如权利要求1的非易失性存储单元，其中所述浮置栅电极具有L形截面。3.如权利要求1的非易失性存储单元，其中水平部分和至少一个垂直部分共同地限定具有L形截面的部分所述浮置栅电极。4.一种非易失性存储阵列，包括半导体衬底；第一行非易失性存储单元，其中包括具有第一不对称横断截面的浮置栅电极；以及第二行非易失性存储单元，紧邻所述第一行非易失性存储单元延伸，所述第二行非易失性存储单元其中包括具有第二不对称横断截面的浮置栅电极，当相对于所述半导体衬底的法线旋转180°时，该第二不对称横断截面示为等同于第一不对称横断截面。5.如权利要求4的非易失性存储阵列，其中分别在所述第一和第二行非易失性存储单元中的第一和第二浮置栅电极位于与非易失性存储阵列相同的列中；以及其中彼此相对的第一和第二浮置栅电极的相对表面之间的重叠面积小于第一浮置栅电极的横断截面面积的大约75％。6.一种闪速EEPROM阵列，包括第一行EEPROM单元，其中具有第一浮置栅电极，该第一浮置栅电极包括至少一个水平部分和至少一个垂直部分，其共同限定朝向第一方向的第一浮置栅电极的第一L形部分；以及第二行EEPROM单元，其紧邻所述第一行EEPROM单元延伸，所述第二行EEPROM单元在其中具有第二浮置栅电极，该第二浮置栅...
【专利技术属性】
技术研发人员：崔定赫，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]
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