具有多栅电极结构的电子器件和形成电子器件的方法技术

本发明专利技术公开了包括叠加在沟道区（３２）上和进一步包含通过层（４２）相互隔开的第一（５２）和第二（２４）栅电极的多栅电极结构的电子器件（１０）、和形成电子器件（１０）的工艺。多栅电极结构（５２，２４）可以含有含有第一和第二部分的侧壁间隔件结构（６２）。第一（５２）和第二（２４）栅电极可以具有不同导电类型。电子器件（１０）还可以包括叠加在沟道区上的第一导电类型的第一栅电极（５２）、位于第一栅电极（５２）与沟道区（３２）之间的第二导电类型的第二栅电极（２４）、和位于第一栅电极（５２）与衬底（１８）之间的能够存储电荷的第一层（４２）。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及电子器件，尤其涉及多栅电子器件和形成它们的方法。
技术介绍
利用含有控制和选择栅的多栅结构构建的浮栅非易失性存储器(FGNVM)在读取操作期间可能受到读取干扰。緩解这个问题的一 种方法是反向掺杂沟道区的一部分，降低控制栅上所需的阈电压 ("VT"),而让选择栅上所需的VT不变。通过反向掺杂相对于选择栅VT选择性地降低控制栅VT可以有助于在不影响写入功能的情况下降低写入干扰事件的发生率。但是，进行反向掺杂注入可能难以精确 控制，并且可能需要使工艺更加复杂的附加光刻步骤。附图说明通过参照附图可以使本公开得到更好理解，和使它的许多特征和 优点对于本领域的普通技术人员来说变得清楚。在附图中示范性地而 不是限制性地例示本公开的主题。图1到7、图1和8到13的每一组都例示了按照本公开的特定 实施例的电子器件的工艺流程。本领域的普通技术人员应该懂得，图中的元件是为了简单和清楚 起见而例示的，未必按比例绘制。例如，图中的一些元件的尺度相对 于其它元件可能放大了，以帮助人们更好理解本专利技术的实施例。在不 同图形中4吏用相同标号指示相似或相同元器件。具体实施例方式本专利技术公开了依照特定实施例的FG NVM器件，它包括含有导 电类型相反的栅极的多栅电极结构。由公共沟道区上导电类型相反的 栅电极材料对引起的VT漂移可以降低用于接通沟道区受栅极之一(即 控制栅)控制的部分的外部电压，而不影响断开沟道受另一个栅极(即 选择栅)控制的部分所需的电压。通过参照图1到13将更好地理解本公开的特定实施例。图1包括可以形成电子器件的工件10的一部分的例示的剖面图。 在例示的实施例中，衬底12可以包括含有层14、层16、层18和区 域110的绝缘体上半导体("SOI")衬底。层14可以是在结构上支承 叠层的支承结构。层16可以是将层18的至少一部分与层14电绝缘 的绝缘层。层18可以是包括硅、锗、其它半导体元素、或它们的任 何组合的半导体元素的半导体层。区域110可以是将层18的各个部 分相互电隔离的场隔离区。层18可以含有可以形成n型、p型、或n 型和p型的组合沟道区的完全或局部耗尽的有源硅区。在一个实施例 中，沟道掺杂可以在每立方厘米近似1E18到近似5E18个原子的范围 内。在进一步例示在图8中的一个可替代实施例中，沟道的一部分112 可以反向掺杂到每立方厘米不超过近似1E18个原子的水平。层18可 以具有在近似50到近似150 nm (纳米)之间的厚度。图2包括形成层22和层24之后图1的工件1的例示。层22可 以是介电层并用作栅介质。层24可以导电层并用作栅电极。层22可 以包括二氧化硅、氮化硅、氧氮化硅、高介电常数("高k")材料(例 如，介电常数大于8)、或它们的任何组合的膜。高k材料可以包括 HfaObNc、 HfaSibOc、 HfaSibOcNd、 HfaZrbOcNd 、 HfaZrbSicOdNe 、 HfaZrbOe、 ZraSibOc、 ZraSibOcNd、 ZraOb、其它含Hf或含Zr介电材 料、前述任何材料的掺杂形式(掺镧、掺铌等)、或它们的任何组合。 正如本文使用的那样，利用字母下标指定的化合材料上的下标旨在代 表出现在那种化合物中的原子物质的非零分数，因此，化合物中的字 母下标加在一起是1。例如，在HfaObNe的情况下，"a"、 "b，，和"c"的总和是1。层22可以具有在近似1到近似25 nm的范围内的厚度。 层22可以利用氧化或氮化气氛热生长，或利用传统或专有化学汽相 沉积("CVD")技术、物理汽相沉积("PVD，，)技术、或它们的任何 组合沉积。仍然参照图2，层24可以包括像非晶硅、多晶硅、氮化物、含 金属材料、其它适当材料等或它们的任何组合那样的材料。在一个实 施例中，层24的材料可以包括铂、钯、铱、锇、钌、铼、铟-锡、铟-锌、铝-锡、或它们的任何组合。层24可以具有在近似30到近似200 nm之间的厚度，可以利用像CVD技术、PVD技术等或它们的任何 组合那样的传统或专有技术生长或沉积。在一个实施例中，将像砷或 磷那样的n型物质掺入层24中。图3包括除去层22和层24的一部分形成多栅电极结构的一部分 之后图2的工件10的例示。可以通过传统或专有工艺在图2的工件 IO上形成图案化层，并且可以除去层22和24的暴露部分。在例示的 实施例中，如前面针对部分112所述的那样，可以将掺杂剂引入层18 的部分32中。在一个特定实施例中，因为在p沟道上使用n+栅电极 引起的平带(flat band)电压漂移使栅电极上所需的Vt有效地降低 了近似1伏特，所以可以降低反向掺杂水平。降低反向掺杂可以有助 于提高电子器件的性能。可以除去图案化层的其余部分。图4包括形成层42之后图3的工件10的例示。层42可以起浮 栅的作用。在一个实施例中，层42可以包含嵌在介电材料内的电荷 存储材料。层42的一部分可以通过与前面针对层22的形成所述的相 同或不同的实施例形成。层42的电荷存储材料可以形成能够存储电 荷的一个或多个区域，并可以包括硅、氮化物、含金属材料、能够存 储电荷的其它适当材料、或它们的任何组合。层42的电荷存储材料可以不掺杂，在沉积期间掺杂，或在沉积之后掺杂。在一个实施例中， 层42的电荷存储材料可以由其特性在热氧化过程中不会受到严重负 面影响的一种或多种材料形成。这样的材料可以包括铂、钯、铱、锇、 钌、铼、铟-锡、铟-锌、铝-锡、或它们的任何组合。除了铂和钯之外，这样材料的每一种都可以形成导电金属氧化物。在一个特定实施例中，嵌在层42内的电荷存储材料可以包含每个元件都能够存储电荷 的多个不连续存储元件。在一个实施例中，层42的电荷存储材料的 厚度可以小于近似100 nm。图5包括形成层52之后图4的工件10的例示。在一个实施例中， 层52可以是通过如前面针对层24所述的实施例形成的导电层。在例 示的实施例中，层52的导电类型与层24相反。图6包括形成包括侧壁间隔件结构部分62的多栅电极结构之后 图5的工件10的例示。多栅电极结构包括由层42相互隔开的由层24 形成的栅电极和由层52形成的栅电极52。图中例示了与衬底12的主 面(即顶面)基本平行的虚线64。沿着虛线64，在侧壁间隔件部分 62之间的区域基本上被层24、 42、和52的一部分填充。图中例示了 与衬底12的主面基本垂直的虛线66。沿着虛线66，层24的至少一 部分位于层52与沟道区之间，并且层42的至少一部分位于层24与 层52之间。沿着虛线66，沟道区和层52含有相同导电类型的掺杂剂。 在另一个实施例中，层42和层24的至少一部分位于沟道区与层52 的一部分之间。图6的结构可以通过利用传统或专有光刻工艺在工件10上形成 图案化层(未示出)和除去层42和层52的暴露部分形成。可以进行 源极/漏极("S/D，，)注入，以便形成S/D区68。在一个实施例中，形 成n掺杂S/D区68。可以除去图案化层。在例示的实施例中，可以在 侧壁间隔件结构部分62之间形成沟道区。侧壁间隔件结构部分62可 以通过传统或专有工艺形成，并可以包括氧化物、氮化物、氧氮化物、 或它们的任何组合。图7包括基本完成电子器件的剖面图的例示。一个或多个绝本文档来自技高网...

【技术保护点】
一种电子器件，包括：　包括沟道区的衬底；和　多栅电极结构，叠加在沟道区上，并且包含被沿着第一虚线具有第一尺度的第一层的至少第一部分相互隔开的第一和第二栅电极，其中，第一虚线与衬底的主面基本平行；　第一栅电极具有第一导电类型，并且沿着第一虚线具有第二尺度；　第二栅电极具有第二导电类型，并且沿着第一虚线具有第三尺度，第二导电类型不同于第一导电类型；　沿着第一虚线分开第四尺度的第一侧壁结构部分与第二侧壁结构部分，其中，第一、第二、和第三尺度之和基本上等于第四尺度。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：GL辛达洛里，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[]