本发明专利技术公开了一种场效应晶体管，其包括单元（１８），各个该单元包括纵向排列的源区（２２）、源本体区（２６）、漂移区（２０）、漏本体区（２８）和漏区（２４），该结构横向交替排列以降低表面场。在实施例中，该结构可包括纵向分隔并用于定义毗邻源区或漏区（２２、２４）的栅极区（３１）的绝缘栅极沟槽（３５），并包含毗邻漂移区（２０）且纵向延伸的电势板区（３３）。或者，可提供分离的电势板区（３３）或纵向延伸的半绝缘的场电极（５０），使其毗邻漂移区（２０）。该晶体管适用于双向开关。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及沟槽场效应晶体管结构，特别是用于双向开关的横向沟槽MOS结构。对于很多应用来说，能够开关正偏压和负偏压的开关具有很大的吸引力。例如，在由可充电电池组或单个电池供电的便携装置中，使用电源开关将电池连接到该装置。电源开关需要能够阻断从两个方向中的任一方向通过其的电流。一种解决方法是使用两个串连的低压沟槽金属氧化物半导体场效应晶体管(MOSFET)。两个MOSFET的漏极或源极分别以共漏极或共源极的模式连接在一起。当两个MOSFET都导通时，该MOSFET对导通以充电。该方法的缺点是使用两个MOSFET而增大了MOSFET对的电阻，使其超过了单个器件的电阻。现有的解决方案是附图说明图1所示意性示出的所谓ACCUFET。N+衬底2顶部上沉积了形成本体的n型外延层4。沟槽栅极6垂直延伸进入外延层4，栅极6通过薄的栅绝缘体8与外延层4绝缘。与栅极相邻地提供了N+源扩散区10，其前接触12和后接触14与该结构连接。与传统的垂直沟槽MOSFET结构不同，图1中的ACCUFET没有p型本体。这样做可以提供双向阻断并通过省略沟道电阻来降低整体的开态电阻。然而，这种结构有很多缺点。首先，对沟槽栅极6横向之间的掺杂浓度总量有显著的限制。掺杂浓度分布应为，当栅极电压为负时每个沟槽的耗尽层到达中心以夹断源极和漏极之间的电子电流。第二，其阈值电压低。第三，衬底构成开态电阻的重要部分。因此，需要一种改进的半导体结构以用于双向开关。根据本专利技术的第一方面，提供了具有第一主表面的半导体器件，其包括至少一个单元，其具有在第一主表面上纵向地隔开的源区和漏区、位于面向漏区的源区的端部的源本体区、位于面向源区的漏区的端部的漏本体区、和从源本体区延伸到漏本体区的漂移区；至少一对纵向隔开的绝缘栅极，该对中的一个毗邻源本体区而该对中的另一个毗邻漏本体区，所述栅极与纵向侧壁一同纵向地延伸，所述绝缘栅形成在沟槽中，所述沟槽具有沿该沟槽的侧壁、断壁和底部的栅电介质以及该栅电介质内的栅导体；以及毗邻漂移区的板，用于控制该漂移区，使其在该器件导通时承载在源区和漏区之间流动的电流，并且在该器件关断时支持源区和漏区之间的电压。该结构是双向对称的并能够在断路时用漂移区维持高的源-漏电压。该结构为降低的表面场(RESURF)结构，其中由于所述板，漂移区的掺杂能够高于没有所述板的情形。这降低了比开态电阻。优选地，源区和漏区为第一导电型，而源本体区和漏本体区为与第一导电型相反的第二导电型。这样，该结构为常关断结构。如果本体区与源区和漏区具有相同的导电类型，则本体区的掺杂需要严格控制以获得低的泄漏电流和合适的阈值电流，这与T Syau等，IEEE Transactionson Electron Devices，1994年5月第41卷第5期中对垂直ACCUFET的掺杂的要求是相似的。通过选用相反的导电类型，如本专利技术的优选实施例所描述的，可以在很大程度上放宽掺杂的限制。优选地，漂移区为掺杂浓度低于8×1017cm-3的第一导电型(即与本体区相反)，优选的掺杂浓度范围是5×1016cm-3至5×1017cm-3，通常最优选的要求是1017cm-3至2×1017cm-3。实际的掺杂浓度最大值依赖于漂移区的掺杂分布和所需要的击穿电压。在实施例中，每个栅极对具有毗邻本体区的第一部分以及毗邻漂移区纵向延伸的第二部分。第二个部分充当在漂移区引入RESURF效应的电势板(potential plate)，使得当器件关断时，由于漂移区中的掺杂浓度增大该漂移区大量耗尽，然而在器件导通时仍然承载电流。与非RESURF器件相比，增加的掺杂浓度降低了比开态电阻。沿着栅极侧壁的栅极电介质在第一部分中具有第一厚度，在第二部分中具有更高的第二厚度。该器件包括多个单元，它们在衬底的第一主表面上被横向隔开，并与多对纵向隔开的绝缘栅沟槽交替。这增加了该器件的电流承载能力并降低了开态电阻。在实施例中，通过使用半绝缘的场电极(field plate)获得RESURF效应，所述场电极从横向设置于该或者每个单元各侧的毗邻源极的源端纵向延伸到毗邻漏极的漏端。可使用共同连接到源极或多个源极和场电极的源端的源接触、以及共同连接到漏极或多个漏极和场电极或多个场电极的漏接触连接该场电极。栅极沟槽可从第一主表面延伸至该衬底，且半绝缘的场电极分别从该第一主表面延伸进入衬底。场电极的深度越大，漂移区的电势降更均匀，因此可以增加器件的击穿电压。具体实施例可包括在该第一主表面上横向交替的多个单元与场电极。这增加了该器件的电流处理能力并降低了开态电阻。源本体区可延伸于源区下，漏本体区延伸于漏区下。这允许源接触共同连接到源区和源本体区，漏接触共同连接到漏区和漏本体区。可提供接触本体的接触。在本体生长于导电衬底上的实施例中，这可以是背接触。为了更好地理解本专利技术，将参考附图描述现有技术结构以及本专利技术的实施例，其中图1示出了现有技术的ACCUFET结构；图2示出了根据本专利技术第一实施例的结构的侧向截面图；图3示出了图2的结构的俯视图；图4示出了根据本专利技术第二实施例的结构的侧向截面图；图5示出了图4的结构的俯视图；图6示出了根据本专利技术第三实施例的结构的俯视图；图7示出了图6的结构的第一截面图；以及图8示出了图6的结构的第二截面图。需要说明的是，各附图为示意性的而并未按比例绘制。为了便于理解，本专利技术中相同或相应的结构和元件使用相同的参考数字。参见图2和图3，半绝缘的n-型衬底2在该半导体器件的第一主表面16处在其上形成有形成漂移区20的n型层。单元18具有通过n+注入形成的源区22和漏区24，与位于源区22漏极端的p型源极本体区26及位于漏区24源极端的p型漏极本体区28纵向分开。漂移区20从源极本体区26延伸到漏极本体区28。单元18因此包括源区22，漏区24，以及包含源极本体区26、漂移区20和漏极本体区28的中央区，该中央区连接源极与漏极以形成贯穿该单元的沟道，在器件接通时该沟道传导电子。在该优选实施例中，通过深度小于0.3μm，优选为0.15μm至0.25μm的浅注入形成源区22和漏区24。绝缘栅极排列成纵向的对30。每个纵向栅极对30包括两个纵向隔开的绝缘沟槽35，其中一个毗邻源极本体区26，另一个毗邻漏极本体区28。沟槽35在沟槽35的侧壁、端壁以及底部上具有绝缘栅极电介质32，而在沟槽35内含有多晶硅栅极材料34。由绝缘栅极的端部形成栅极区31，该端部毗邻源区22或漏区24，特别是毗邻源极本体区26或漏极本体区28。栅极的另一端用作和漂移区20毗邻的电势板。栅极的侧壁在栅极区31中的介电层比在毗邻漂移区20的另一端处的电势板区33中的薄。如该实施例所示，每个纵向分隔的栅极位于被漂移区20的部分所隔开的单独的沟槽中。在备选实施例中，可在单个沟槽中形成这些栅极。在备选配置中，栅极材料34的多晶硅可由金属或金属间化合物代替。提供连接到源区22和源极本体区26的源极接触40，提供连接到漏区24和漏极本体区28的漏极接触42。图2和图3的配置示出了一对单元18，每一个纵向延伸并被纵向排列的栅极沟槽对30分隔。在优选实施例中，更多数量的单元18和栅极沟槽30横向地排列在衬底的第一主表面上，单元18与栅极沟槽对30交替，使得本文档来自技高网...
【技术保护点】
一种具有第一主表面的半导体器件，包括：至少一个单元（１８），其具有第一主表面（１６）处纵向分隔的源区和漏区（２２，２４），面向漏区（２４）的源区（２２）的端部处的源本体区（２６），面向源区（２２）的漏区（２４）的端部处的漏本体区（２ ８），以及从源本体区（２６）延伸到漏本体区（２８）的漂移区（２０）；至少一对纵向分隔的绝缘栅（３１），该对中的一个毗邻源本体区（２６）且该对中的另一个毗邻漏本体区（２８），所述栅与纵向侧壁一同纵向延伸，所述绝缘栅形成在沟槽中，所述沟 槽具有沿该沟槽的侧壁、端壁和底部的栅电介质（３）以及该栅电介质内的栅导体；以及板（３３，５０），其毗邻漂移区（２０）用于控制该漂移区（２０），使其当该器件导通时承载在源和漏（２２，２４）之间流动的电流，且当该器件关断时支持源和漏（２ ２，２４）之间的电压。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：RJE许廷，EA海曾，
申请(专利权)人：NXP股份有限公司，
类型：发明
国别省市：NL[荷兰]
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