半导体器件制造技术

一种半导体器件，包括形成在同一半导体衬底（３１）中的间隔沟道ＩＧＢＴ和反并联二极管。ＩＧＢＴ包括基极层（３２）和绝缘栅沟槽（ＧＴ），通过该绝缘栅沟槽（ＧＴ）将基极层（３２）划分成连接于发射电极（Ｅ）的体区域（３２ｂ）和与发射电极（Ｅ）断开的浮置区域（３２ｆ）。在ＩＧＢＴ区域的单元区域中形成ＩＧＢＴ，且在二极管区域中形成二极管。ＩＧＢＴ区域的边界区域位于单元区域与二极管区域之间。边界区域中的相邻栅极沟槽（ＧＴ）之间的间距（Ｗｘ）小于单元区域中的其间设置浮置区域（３２ｆ）的相邻栅极沟槽（ＧＴ）之间的间距（Ｗｆ）。

【技术实现步骤摘要】
半导体器件说明书本专利技术涉及一种包含均形成于同一半导体衬底中的间隔沟道绝缘栅双 极晶体管和反并联二极管的半导体器件。众所周知，逆变器电路将直流(DC)电压转换成交流(AC)电压并向诸 如感应电动机的感性负载(即，电感L)供给AC电压。例如，利用图23A 中所示的半导体器件100构造这种类型的逆变器电路。半导体器件100包 括绝缘栅双极晶体管(IGBT) 100i和与IGBT 100i反并联连接的反并联二 极管100d。利用六个半导体器件100构造成用于产生三相AC电压的逆变器电路。 如图23B中所示，利用在DC电源与接地电势之间串联连接的两个半导体器 件100产生每一个相。IGBT 100i用作开关元件。反并联二极管100d用作 飞轮二极管。当关闭IGBT 100i时，流经连接于输出的电感(没有示出) 的负载电流会流经二极管100d。因此，能够防止负载电流的突然改变。这 种二极管100d被称作飞轮二极管(FWD)。可以如此实现半导体器件100以便于在分离的半导体衬底(芯片)中形 成IGBT 100i和二极管100d。然而，为了减小半导体器件100的尺寸，优 选在同一半导体衬底中形成IGBT 100i和二极管100d。图24示出在相应于JP-A-2005-101514的US 7， 154, 145中公开的半导 体器件91。在该半导体器件91中，在同一半导体衬底中形成IGBT和反并 联二极管。具体地，对于每一个IGBT单元，p型基极层(阱)2形成于N一 型半导体衬底1的第一侧上。W型阴极层4和P+型集电极层5形成于半导体 衬底1的第二侧上且位于基极层2的正下方。每一个IGBT单元的p型基极 层2包括第一和第二侧扩散区域2SDR1、 2SDR2和位于第一和第二侧扩散区 域2SDR1、 2SDR2之间的平坦区域2FR。平坦区域2FR具有发射极区域3和 被绝缘栅沟槽6穿透的底部表面。第一侧扩散区域2SDR1位于N+型阴极层4 的正上方。N+型阴极层4与F型集电极层5相邻。利用N型半导体衬底1 、P型基极层2以及Y型阴极层4构造二极管单元。将IGBT单元的发射电极 10与二极管单元的阳极电极集成，且将IGBT的集电极11与二极管单元的 阴极电极集成。因此，二极管单元与IGBT单元反并联连接。半导体器件91中的IGBT单元是沟槽栅极IGBT。在沟槽栅极IGBT中， 在绝缘栅沟槽两侧形成沟道以便于能够增加沟道密度。因此，与平面栅极 IGBT相比较，沟槽栅极IGBT能够具有低的导通电压。图25示出在相应于JP-A-2001-308327的US 6， 737， 705中公开的沟槽 栅极IGBT 92。将该IGBT 92设计成不仅实现低的导通电压还获得低的开关 损耗，由此减小总的损耗。如图25中所示，IGBT 92包括硅衬底21、轻掺 杂N型漂移层22、 P型基极层23、 N+型源极区24、布置在穿透p型基极层 23的沟槽中的栅氧化膜25、通过该栅氧化膜25布置在沟槽中的栅电极26、 层间绝缘膜27、连接于N+型源极区24的发射电极28、以及连接于硅衬底 21的相对表面的集电极29。沟槽将p型基极层23划分成体区域23a和浮 置区域23b。体区域23a连接于发射电极28且具有相邻于沟槽定位的!^型 源区24。因此，体区域23a用作沟道区。浮置区域23b不连接到发射电极 28且不具有N+型源区24。浮置区域23b用作存储载流子的载流子存储区域。如上所述，IGBT 92i具有一种结构，在该结构中，通过载流子存储区 域(即，浮置区域23b)将沟道区域(即，体区域23a)互相分隔开。因此， 如同工GBT 92i的IGBT在下文中被称作间隔沟道IGBT。根据US 6， 737， 705， 当体区域23a的宽度与浮置区域23b的宽度的比率从l: 2至ljl: 7时，IGBT 92i具有低的导通电压和低的开关损耗，以至于可以减少总的损耗。当将如同IGBT 92i的间隔沟道IGBT应用于用于逆变器电路的半导体器 件时，优选在同一半导体衬底中形成间隔沟道IGBT和反并联二极管。在这 种方法中，像图24示出的半导体器件91那样，能够减小半导体器件的尺 寸。然而，当在同一半导体衬底中形成间隔沟道IGBT和反并联二极管时， 在间隔沟道IGBT与反并联二极管之间会存在相互干扰。由于上述的问题，本专利技术的目的是提供一种具有用于减小在同一半导体 衬底中形成的间隔沟道IGBT与反并联二极管之间的相互干扰的结构的半导体器件。在具有第一侧面和相对于第一侧面的第二侧面的第一导电型半导体衬 底上实现半导体器件。该衬底包括晶体管区域和反并联连接于晶体管区域 的二极管区域。晶体管区域包括形成至衬底的第一侧面的表面部分的第二 导电型基极层、形成至基极层的多个绝缘栅沟槽、形成至衬底的第二侧面 的表面部分的第二导电型第一扩散层、以及形成在衬底的第一侧面上的发 射电极。二极管区域包括形成至衬底的第二侧面的表面部分的第一导电型 第二扩散层。第二扩散层具有比衬底高的杂质浓度。二极管区域包括被重 复布置并被组合在一起以形成一个二极管的多个二极管单元。晶体管区域 包括单元区域和位于单元区域与二极管区域之间的边界区域。在单元区域 中，通过多个绝缘栅沟槽将基极层划分成多个体区域和多个浮置区域。交 替地布置体和浮置区域。每一个体区域连接于发射电极，且每一个浮置区 域不连接于发射电极。单元区域包括被重复布置且被组合在一起以形成间 隔沟道绝缘栅双极晶体管的多个间隔沟道绝缘栅双极晶体管单元。每一个 晶体管单元具有多个体区域中的相应的一个和多个浮置区域中的相应的一个。在边界区域中，通过多个绝缘栅沟槽将基极层划分成多个被划分的区 域。边界区域中的相邻绝缘栅沟槽之间的间隔小于单元区域中的相邻绝缘 栅沟槽之间的间隔，每一个浮置区域位于单元区域中的相邻绝缘栅沟槽之 间。通过下述结合附图的详细说明，本专利技术的上述和其它目的、特征以及优 点将变得显而易见。在附图中附图说明图1是示出用于第一模拟的半导体器件的横截面图的示意图； 图2是示出用于第一模拟的逆变器电路的电路模型的等效电路图； 图3是示出通过将图1的半导体器件应用于图2的电路模型所进行的第 一模拟的结果且示出图1的半导体器件的电流和温度的示意图；图4A是示出第一模拟的结果且示出在图3的Pl时刻的图1的半导体器 件中的空穴电流密度分布的示意图，且图4B是示出第一模拟的结果其示出 在图3的P2时刻的图1的半导体器件中的空穴电流密度分布的示意图；图5A是示出第一模拟的结果且示出在图3的P3时刻的图1的半导体器 件中的空穴电流密度分布的示意图，且图5B是示出第一模拟的结果且示出 在图3的P4时刻的图1的半导体器件中的空穴电流密度分布的示意图；图6A是示出第一模拟的结果且示出在图3的P4时刻的图1的半导体器 件中的电场强度的示意图，且图6B是示出第一模拟的结果且示出在图3的 P4吋刻的图1的半导体器件中的载流子产生数量分布的示意图；图7是示出根据本专利技术第一实施例的半导体器件的横截面图的示意图；图8是示出通过将图7的半导体器件应用于图2的电路模型所迸行的第 二模拟的结果且示出图7的半导体器件的电流和温度的示意图；图9是示出第二模拟的结果且示出在图8的P本文档来自技高网...

【技术保护点】
一种半导体器件，包括：具有第一侧和相对于该第一侧的第二侧的第一导电型半导体衬底（３１）；晶体管区域，包含：形成至该衬底（３１）的第一侧的表面部分的第二导电型基极层（３２）、形成至该基极层（３２）的多个绝缘栅沟槽（ＧＴ）、形成至该衬底（３１）的第二侧的表面部分的第二导电型第一扩散层（３３）、以及形成在该衬底（３１）的第一侧上的发射电极（Ｅ）；和　二极管区域，反并联连接于该晶体管区域，且包含：形成至该衬底（３１）的第二侧的表面部分的第一导电型第二扩散层（３６），该第二扩散层（３６）具有比该衬底（３１）高的杂质浓度，其中所述二极管区域包括被重复布置且被组合在一起以形成二极管的多个二极管单元，其中所述晶体管区域包括单元区域和位于所述单元区域与所述二极管区域之间的边界区域，其中在所述单元区域中，通过所述多个绝缘栅沟槽（ＧＴ）将所述基极层（３２）划分成多个体区域（３２ｂ）和多个浮置区域（３２ｆ），将所述体和浮置区域（３２ｂ、３２ｆ）交替布置，每一个体区域（３２ｂ）连接到所述发射电极（Ｅ），每一个浮置区域（３２ｆ）与所述发射电极（Ｅ）断开，其中所述单元区域包括被重复布置且被组合在一起以形成间隔沟道绝缘栅双极晶体管的多个间隔沟道绝缘栅双极晶体管单元，每一个晶体管单元具有所述多个体区域（３２ｂ）中的相应的一个和所述多个浮置区域（３２ｆ）中的相应的一个，其中在所述边界区域中，通过所述多个绝缘栅沟槽（ＧＴ）将所述基极层（３２）划分成多个被划分的区域，且　其中所述边界区域中的相邻绝缘栅沟槽（ＧＴ）之间的第一间隔（Ｗｘ）小于所述单元区域中的其间设置了每一个浮置区域（３２ｆ）的相邻绝缘栅沟槽（ＧＴ）之间的第二间距（Ｗｆ）。...

【技术特征摘要】
JP 2007-6-14 157923/2007;JP 2008-5-15 128775/20081、一种半导体器件，包括具有第一侧和相对于该第一侧的第二侧的第一导电型半导体衬底(31)；晶体管区域，包含形成至该衬底(31)的第一侧的表面部分的第二导电型基极层(32)、形成至该基极层(32)的多个绝缘栅沟槽(GT)、形成至该衬底(31)的第二侧的表面部分的第二导电型第一扩散层(33)、以及形成在该衬底(31)的第一侧上的发射电极(E)；和二极管区域，反并联连接于该晶体管区域，且包含形成至该衬底(31)的第二侧的表面部分的第一导电型第二扩散层(36)，该第二扩散层(36)具有比该衬底(31)高的杂质浓度，其中所述二极管区域包括被重复布置且被组合在一起以形成二极管的多个二极管单元，其中所述晶体管区域包括单元区域和位于所述单元区域与所述二极管区域之间的边界区域，其中在所述单元区域中，通过所述多个绝缘栅沟槽(GT)将所述基极层(32)划分成多个体区域(32b)和多个浮置区域(32f)，将所述体和浮置区域(32b、32f)交替布置，每一个体区域(32b)连接到所述发射电极(E)，每一个浮置区域(32f)与所述发射电极(E)断开，其中所述单元区域包括被重复布置且被组合在一起以形成间隔沟道绝缘栅双极晶体管的多个间隔沟道绝缘栅双极晶体管单元，每一个晶体管单元具有所述多个体区域(32b)中的相应的一个和所述多个浮置区域(32f)中的相应的一个，其中在所述边界区域中，通过所述多个绝缘栅沟槽(GT)将所述基极层(32)划分成多个被划分的区域，且其中所述边界区域中的相邻绝缘栅沟槽(GT)之间的第一间隔(Wx)小于所述单元区域中的其间设置了每一个浮置区域(32f)的相邻绝缘栅沟槽(GT)之间的第二间距(Wf)。2、 根据权利要求1所述的半导体器件，其中所述第一间距(Wx)等于所述单元区域中的其间设置了每一个体区 域(32b)的相邻绝缘栅沟槽之间的第三间距(Wb)。3、 根据权利要求1所述的半导体器件， 其中所述第一间距(Wx)朝向所述二极管区域变窄。4、 根据权利要求1所述的半导体器件，其中所述边界区域中的多个被划分的区域中的每一个连接到所述发射 电极(E)。5、 根据权利要求1所述的半导体器件，其中所述边界区域中的所述多个被划分的区域包括多个第一被划分的 区域和多个第二被划分的区域，所述第一和第二被划分的区域交替布置， 每一个第一被划分的区域连接到所述发射电极(E)，每一个第二...

【专利技术属性】
技术研发人员：户仓规仁，曾根弘树，天野伸治，加藤久登，
申请(专利权)人：株式会社电装，
类型：发明
国别省市：JP[日本]