带有测试电路的半导体集成电路制造技术

带有测试电路的半导体集成电路，能在测试操作的适当时间对存储器电路部分进行有效的刷新，包括测试用地址产生装置６４；测试用数据产生装置５６；比较地址产生装置５６产生的地址和刷新点地址是否相同，如果相同，则禁止地址产生装置的比较装置６２；刷新地址产生装置６６；响应控制信号，对地址产生装置６４的输出信号或刷新地址产生装置６６的输出信号进行有选择输出的选择装置６８；以及ＢＩＳＴ控制装置５０。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及带有测试电路的半导体集成电路，特别涉及将BIST(Built InSelf Test内设自测试)方式的测试电路部分和存储器电路部分在同一芯片上实现的半导体存储器电路测试时的刷新模式的改善和地址及数据的产生。随着半导体存储器装置的高速化、多功能化和大容量化，在生产线上的半导体存储器芯片的测试工序就显得极为重要。最近，为了改善这种测试工序，采用了BIST测试技术。原有的测试工序是把半导体芯片安装在测试装置上之后，用设置在测试装置上的多个探针连接芯片上的焊盘，然后用测试装置外加测试用的数据及地址，以测试半导体芯片是否有故障。这种现有的测试方法由于是从芯片的外部外加测试用的地址、数据及控制信号，从而必须在芯片上设置测试专用的焊盘，所以存在因芯片设计受限制和测试工序复杂等而使每个芯片成本上升的问题。此外，虽然在制作过程中能够进行测试，但封装后由于没有形成测试用的焊盘的外部端子的连接，因而在已封装状态下不能进行测试。但是，利用BIST方式，通过在芯片上将测试电路部分与存储器电路部分一起实现，就可提高测试工序的效率，而且在封装后也可以进行芯片的测试。图5示出以往的带有测试电路的半导体存储器装置的构成。在该图中，半导体存储器装置由测试电路部分10和存储器电路部分30构成。测试电路部分10包括阶段计数器12、刷新计数器14、BIST控制电路16、地址产生电路18、数据产生电路20、BIST检错电路22、比较电路24以及多路选择器26。阶段计数器12用于对测试算法的各个阶段进行计数，而一般的跨步测试算法(march test algorithm)由六个阶段构成，因此，此时从0至5进行计数。刷新计数器14为动态存储器装置30的存储器单元的刷新所用的计数器，在刷新操作时对地址进行计数。地址产生电路18是产生存储器电路部分30的地址的计数器，如果存储器电路部分的地址为16位，则高7位作为行地址，低9位作为列地址。而且，行地址的高2位为哑位，低7位是由计数器生成的，合起来总共为9位，行地址和列地址的选择是通过BIST控制电路16来控制的。数据产生电路20生成写入动态存储器装置的数据，或者生成比较读出数据的期望的输出值。多路选择器26由BIST控制电路16进行控制，测试模式时，选择来自地址产生电路18的地址或来自数据产生电路20的数据提供给DRAM，而正常(Normal)模式时，选择正常的地址及正常的数据提供给DRAM。BIST检错电路22为检测测试电路自身存在的错误的电路。比较电路24对来自数据产生电路20的数据和从存储器电路部分30读入的数据进行比较，或者对来自BIST控制电路16的信号和来自BIST检错电路22的正常信号进行比较。BIST控制电路响应来自外部的BIST使能信号而被使能，根据时钟信号进行操作，控制测试电路部分10的各模块的工作。BIST测试操作由向存储器电路部分的各单元写入想要测试的数据的过程和读出该数据的过程组合而成。存储器电路部分在进行BIST测试期间，必须正常地维持由于测试而存储的数据。因而，在测试操作进行期间，存储器电路部分的一个单元在一定时间内不被存取的情况下，为了保存存储在存储器电路部分的单元中的测试用数据，必须进行刷新操作，这在BIST测试电路的实现时也应反映出来。如上所述的以往的BIST的刷新计数器由于是在BIST控制电路的控制下仅有单纯的存储器电路部分的刷新功能，所以不能进行正确而有效的刷新操作。而且，在以往的测试电路中，地址及数据产生电路采用单纯的加/减计数器。但是，一般的存储器电路部分如图6所示，为提高集成度，设计为通过地址编码器32及数据编码器34对外加的地址和数据进行编码，写入或读出存储器单元阵列36。图7示出地址编码器32的详细电路构成，图8示出数据编码器34的构成。图7(A)为9位的行地址编码器，由门XNOR及门XOR构成，在从外部输入的9位地址中，门XNOR用于对低2位Q0、Q1进行异或非操作并输出最低行地址位信号RA0，门XOR用于对低位信号Q1、Q2进行异或操作并输出行地址位信号RA1，外部地址信号(Q2、Q3、Q4、Q5、Q6、Q7、Q8)原样输出作为行地址位信号(RA2、RA3、RA4、RA5、RA6、RA7、RA8)。如图7(B)所示，列地址编码器将外部地址信号(Q2、Q3、Q4、Q5、Q6、Q7、Q8)作为列地址位信号(CA1、CA2、CA3、CA4、CA5、CA6、CA7)输出。图8表示数据编码器34的电路，由异或非XNOR电路构成，该XNOR电路对外部数据中各位数据EDin进行异或非操作，并产生向动态存储器输入的数据输入信号Din。因此，如果在测试电路中仅使用加/减计数器，则由于未考虑产生地址和数据的存储器电路部分的实际构造，所以不能生成用于存储器电路部分测试的高效的测试向量(test vector)。为了构成高效的BIST电路，必须考虑编码的情况来测试存储器电路。本专利技术的目的在于为了解决所述现有技术的问题点，提供一种带有测试电路的半导体集成电路，该测试电路能在测试操作的适当时间对存储器电路部分进行有效的刷新。本专利技术的另一目的在于提供带有测试电路的半导体集成电路的测试方法，该测试电路能在测试时进行有效的刷新。本专利技术的再另一个目的在于考虑到存储器电路部分的数据及地址编码的功能，提供带有能够产生测试用的地址及数据的测试电路部分的半导体集成电路。为了实现上述目的，本专利技术的半导体集成电路的测试电路部分和存储器电路部分形成在同一块芯片上，在此半导体集成电路中，测试电路部分包括为测试存储器电路部分而产生地址的地址产生装置；为测试所述存储器电路部分而产生测试数据的数据产生装置；比较地址产生装置产生的地址与刷新点地址是否相同，如果相同就禁止地址产生装置的比较装置；如果所述比较装置的输出信号为相同，则为刷新存储器电路部分而产生刷新地址的刷新地址产生装置；响应控制信号，有选择地输出所述地址产生装置的输出信号或者所述刷新地址产生装置的输出信号的选择装置；和在测试模式中，控制所述地址产生装置及数据产生装置，测试存储器电路部分，测试中如果所述存储器电路部分的单元存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，决定刷新点地址，并提供给比较装置，对所述选择装置提供控制信号的控制装置。并且，为了实现所述本专利技术的另一目的，本专利技术的方法，是测试电路部分和存储器电路部分形成在同一块芯片上的半导体集成电路的测试方法，包括以下步骤在测试电路部分产生存储器电路部分的测试用地址及数据，并对要测试的单元进行测试的步骤；检查存储器电路部分当前要测试的地址值与预先设定的刷新点地址值是否相同的步骤；若所述检查步骤中为相同，则保持测试电路部分的当前地址，产生刷新地址，刷新所述存储器电路部分的步骤；刷新结束时，从所述被保持的地址单元进行所述测试步骤的步骤。并且，为了实现所述本专利技术的另一个目的，本专利技术的半导体集成电路，其测试电路部分和存储器电路部分形成在同一块芯片上，它包括存储器电路部分，包括对输入的地址信号进行编码的地址编码装置；对输入数据进行编码的数据编码装置；和将来自数据编码装置的数据存储到从地址编码装置输出的地址中的存储器单元阵列；和测试电路部分，包括依次对存储本文档来自技高网...

【技术保护点】
带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于，测试电路部分包括：产生存储器电路部分测试所用的地址的地址产生装置；产生所述存储器电路部分测试所用的测试数据的数据产生装置；比较所述地址产生装置产生的地址与刷新点地址是否相同，如果相同，就禁止所述地址产生装置的比较装置；如果所述比较装置的输出信号为相同，则产生刷新所述存储器电路部分所用的刷新地址的刷新地址产生装置；响应控制信号，有选择地输出所述地址产生装置的输出信号或所述刷新地址产生装置的输出信号的选择装置；和在测试模式中，控制所述地址产生装置及数据产生装置，测试所述存储器电路部分，在测试中如果所述存储器电路部分的单元存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，决定刷新点地址，提供给所述比较装置，对所述选择装置提供控制信号的ＢＩＳＴ控制装置。

【技术特征摘要】
KR 1996-5-15 16306/96;KR 1996-5-15 16305/961.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于，测试电路部分包括产生存储器电路部分测试所用的地址的地址产生装置；产生所述存储器电路部分测试所用的测试数据的数据产生装置；比较所述地址产生装置产生的地址与刷新点地址是否相同，如果相同，就禁止所述地址产生装置的比较装置；如果所述比较装置的输出信号为相同，则产生刷新所述存储器电路部分所用的刷新地址的刷新地址产生装置；响应控制信号，有选择地输出所述地址产生装置的输出信号或所述刷新地址产生装置的输出信号的选择装置；和在测试模式中，控制所述地址产生装置及数据产生装置，测试所述存储器电路部分，在测试中如果所述存储器电路部分的单元存取时间间隔大于按预先设计的技术条件求出的刷新时间，则确定刷新次数，决定刷新点地址，提供给所述比较装置，对所述选择装置提供控制信号的BIST控制装置。2.如权利要求1所述的带有测试电路的半导体集成电路，其特征在于所述测试电路部分进行跨步测试算法，所述各地址的存取时间间隔相同，并有相同的刷新次数。3.如权利要求1所述的带有测试电路的半导体集成电路，其特征在于所述存储器电路部分为嵌入式DRAM。4.带有测试电路的半导体集成电路的测试方法，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于该方法包括以下步骤在所述测试电路部分产生所述存储器电路部分的测试用地址及数据，并对要测试的单元进行测试的步骤；检查所述存储器电路部分的当前要测试的地址值与预先设定的刷新点地址值是否相同的步骤；若所述检查步骤中为相同，则保持所述测试电路部分的当前地址，产生刷新地址，刷新所述存储器电路部分的步骤；刷新结束时，从所述被保持的地址单元进行所述测试步骤的步骤。5.带有测试电路的半导体集成电路，其中测试电路部分和存储器电路部分形成在同一块芯片上，其特征在于包括存储器电路部分，包括对输入的地址信号进行编码的地址编码装置；对输入的数据进行编码的数据编码装置；和将来自所述数据编码装置的数据存储到所述地址编码装置输出的地址中所用的存储器单元阵列；和测试电路部分，包括依次对所述存储器电路部分测试用地址进行计数的地址计数装置；对来自所述地址计数装置的地址进行与所述存储器电路部分的地址编码对应的译码，产生输入所述存储器电路部分的地址信号的地址译码装置；产生所述存储器电路部分测试用数据的数据产生装置；对来自所述数据产生装置的数据进行与所述存储器电路部分的数据编码对应的译码，产生输入所述存储器电路部分的数据的数据译码手段；和被外部测试使能信号使能，响应外部时钟信号进行操作，按照实现的测试算法控制所述地址计数装置及数据产生装置，控制所述存储器电路部分测试的控制装置。6.带有...

【专利技术属性】
技术研发人员：金宪哲，田弘信，赵昌贤，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]