半导体存储器制造技术

提供与存储单元阵列的构成无关的、能够缩短试验时间并能够在晶片状态下进行老化试验的半导体存储器。环形振荡器１２８根据来自外部的老化试验指定信号ＳＢＴ而激活，基于其输出从内部行地址发生电路１２２输出的行地址信号在用运算电路１２４进行了加扰处理以后提供给行译码器１０２。另一方面，根据信号ＳＢＴ的激活对从数据输出电路１７４输出的信号用数据加扰器１７６进行加扰处理，把校验结构的数据对应于存储单元阵列的物理地址提供给存储单元阵列。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及半导体存储器，特别是涉及用于能高速进行半导体存储器的测试的半导体存储器。伴随着半导体存储器，特别是动态RAM(下面，称为DRAM)中存储容量的大容量化，半导体存储器测试所需的时间也迅速增加了。产生这一问题的原因是，随着半导体存储器存储容量的增大、半导体存储器中所包括的字线数目增多，因此，一边使字线依次成为选择状态一边进行存储单元信息的写入及读出工作的时间变得很长。上述问题在老化试验等中尤为严重。在这种老化试验中，使半导体存储器在高温高电压条件下工作，从而使作为构成元件的MOS晶体管栅极的绝缘膜性能不良、布线间的层间绝缘膜性能不良、布线性能不良以及在制作工序中混入粒子所引起的性能不良等潜在的初始性能不良状态变得明显，这样就能在装运前把废品排除。上述那样的老化试验是保证装运产品的质量所必需的试验，这种试验所需时间的增加与半导体存储器制作成本的增加直接相关。还有，这种试验时间增加的问题，在寿命试验等可靠性试验中也同样地产生。在上述那样的老化试验中，借助于预先把给定的存储信息写入各存储单元内，通过使字线依次成为选择状态而依次读出该存储信息，与进行写入的信息即期待值相比较，检出数据位的差错，借此发现不合格的产品。为此，这样的老化试验一般是在把芯片分离开来从而能从外部把给定的存储信息写入给定地址的存储单元内以后，在进行存取的基础上对各个半导体存储器来执行的。即，例如对封入于模塑封壳的、与最终产品的形状相同的、组装已经完了之后的半导体存储器，进行上述那样的老化试验。可是，在DRAM等中，由于存储单元、字线以及位线对的配置方法的缘故，有时对应于半导体存储器上实际存储单元配置的物理地址与从外部提供的地址值不一定一致。下面，更详细地说明有关向需要地址加扰(scramble)处理的半导体存储器的数据写入，特别是，校验结构状的数据写入。图28为示出现有DRAM 2000数据写入系统电路构成的概略方框图。现有的DRAM 2000包括存储单元为行列状配置的存储单元阵列100；根据从外部提供的行地址信号选择对应字线(行)的行译码器102；根据从外部提供的列地址信号选择对应的位线对(列)的列译码器104；接收来自外部的行地址选通信号/RAS及列地址选通信号/CAS来输出内部控制信号的控制电路118；借助于控制电路118控制的、接收来自外部的写允许信号/WE来控制写入工作的写控制电路136；接收提供到外部数据输入/输出端子160上的外部写入数据ext.DQO～ext.DQn并进行缓冲处理后输出的数据输入缓冲器162；借助于写控制电路136的控制的、接收数据输入缓冲器162的输出把所选择位线对的电位电平驱动到对应于写入数据电位电平的写驱动器电路164。提供到外部控制信号输入端子154的信号/WE，是指定数据写入的写允许信号。提供到外部控制信号输入端子152的信号/RAS，是使半导体存储器的内部工作开始，同时决定内部工作激活时间的行地址选通信号。该信号/RAS激活时，使与选择行译码器102等的存储单元阵列100的行的工作相关连的电路呈激活状态。提供到外部控制信号输入端子150的信号/CAS是列地址选通信号，使选择存储单元阵列100中的列的电路呈激活状态。图29为表示从外部提供的行地址与在存储单元内部的内部行地址信号的对应关系的概念图。在图29所示例子中示出，借助于地址加扰，在从外部提供的行地址信号中对AOR及AIR进行改组的情况。异或(exclusive OR)电路142接收从外部提供的行地址信号中从最低位起第2位的信号AIR及从最低位起第3位的信号A2R，输出内部行地址信号中从最低位起第2位的信号RA1。另一方面，异或电路140接收从外部提供的行地址信号的最低位二进制数AOR及异或电路142的输出，输出内部行地址信号的最低位二进制数的信号RA0。一般，根据字线和位线的配置方法，从外部提供的地址与在存储单元阵列100上所选择存储单元的物理地址及与进行了某些逻辑处理的地址有着同等的对应关系。这样，在从外部提供的地址信号与在内部写入数据时所选择的地址信号之间如进行改组则产生下面所说明那样的问题。首先，在说明有关该问题之前，简单地说明有关典型DRAM中存储单元部分的结构。图30为示出典型DRAM中存储单元部分的结构的剖面图。图30中，DRAM存储单元614包括由位线611连接的N型高浓度层606、字线605和存储节点609连接的N型高浓度层606所形成的存储单元晶体管；和由存储电荷的存储节点609、电介质膜615以及电容器的对向电极即单元板610所形成的存储单元电容器。还有，用分离氧化膜604把各个元件间分离开来在衬底那一边，在衬底1上形成P型阱603和N型阱602。为了固定该电位，P型阱603接收从布线613通过P型高浓度层供给的电位。图31为图30存储单元部分的等效电路图。图31中，存储单元存储电荷的电容器电极，即存储节点609，借助于二极管结构与P阱603连接起来。在这里，考虑图30中有关在相邻存储单元的存储单元电容器之间存储着漏泄电流或者潜藏着产生那样漏泄电流的不良情况。这时，为了检测出存在着这样的电流漏泄的性能不良，如果使相邻的两个存储节点609保持为互相不同的电位电平，例如“H”电平和“L”电平上即可。借此，当存储单元间存在着漏电时，读出数据就成为与期待值不同的不合格数据而读出。另一方面，通过施加电压应力，当该相邻存储单元间潜藏着不良情况时，随着施加应力的时间变长，这样的不良情况也变得明显了。图32为示出对这样的物理上相邻的存储单元，把互相不同的电位电平的数据写入时数据二维排列的概念图。图32中，假定对X方向(行方向)可配置2K个(正确地说，为2048个)存储单元。如上所述，对物理上相邻的存储单元把互相不同的电位电平的数据写入时，写入数据的结构最终将是所谓校验标志的结构(下面，称为校验结构)。即，对应于校验标志的黑方块写入“L”电平；对应于白方块写入“H”电平。可是，如上所述，在从外部已经把这样的校验结构数据写入了的情况下，因为存在着在从外部提供的行地址信号与在DRAM 2000中实际选择的内部地址之间的改组，所以，在从外部已经把这样的校验结构写入了的情况下，必须在预先考虑与内部地址的对应关系的基础上从外部提供地址信号。进而，在写入图32所示那样的校验结构数据时，不仅要考虑对地址信号加扰处理的影响，而且还必须考虑有关下面所说明那样的数据加扰的影响。图33为示出对应于存储单元阵列100中特定列的位线对、字线和存储单元，以及连接到位线对上的读出放大器的构成的电路图。字线WL假定有nt1条，依次分配的号码为0-n。把存储单元连接于对应于位线对BL及/BL与字线WL的交点。各个存储单元连接于在一端提供单元板电位的存储单元电容器MC与对应于存储单元电容器MC另一端的位线之间，各单元分别包括连接到栅极所对应的字线WL的存储单元晶体管MT。把字线WL的号码为偶数的存储单元连接到位线BL上。把对应的字线WL的号码为奇数的存储单元连接到位线/BL上。因而，例如在已经把“H”电平写入了全部存储单元内的情况下，在位线对BL及/BL上施加的电位电平根据该存储单元是连接到第偶数字线WL上还是连接到第奇数字线WL上而不同。图3本文档来自技高网...

【技术保护点】
一种半导体存储器，其特征在于备有：多个位线对；多个与所述位线对交叉的字线；包括对应于所述位线对与字线的交点以行列状配置、各自保存某一个二进制数据的多个存储单元的存储单元阵列；根据来自外部的指令把第１工作方式信号激活的工作方式 设定装置；根据所述第１工作方式信号的激活，循环地输出依次选择所述存储单元的内部地址使其对应于物理地址的内部地址发生装置；根据所述内部地址信号选择对应的存储单元并进行数据写入的存储单元选择装置；对根据所述多个位线对、多个字线和多个 存储单元的配置，通过所述内部地址信号依次选择的存储单元，把内部写入数据输出到所述存储单元选择装置以便把所述二进制数据以校验结构状写入的内部数据发生装置。

【技术特征摘要】
JP 1996-12-5 325340/961.一种半导体存储器，其特征在于备有多个位线对；多个与所述位线对交叉的字线；包括对应于所述位线对与字线的交点以行列状配置、各自保存某一个二进制数据的多个存储单元的存储单元阵列；根据来自外部的指令把第1工作方式信号激活的工作方式设定装置；根据所述第1工作方式信号的激活，循环地输出依次选择所述存储单元的内部地址使其对应于物理地址的内部地址发生装置；根据所述内部地址信号选择对应的存储单元并进行数据写入的存储单元选择装置；对根据所述多个位线对、多个字线和多个存储单元的配置，通过所述内部地址信号依次选择的存储单元，把内部写入数据输出到所述存储单元选择装置以便把所述二进制数据以校验结构状写入的内部数据发生装置。2.根据权利要求1中所述的半导体存储器，其特征在于所述内部地址发生装置包括根据所述第1工作方式信号的激活，输出依次选择所述存储单元阵列的行的内部行地址信号使其对应于物理地址的内部行地址发生装置；对所述内部行地址发生装置的行选择的每一次循环，输出对依次选择的内部列地址进行更新的内部列地址信号的内部列地址发生装置，所述存储单元选择装置包括根据所述内部行地址信号选择对应字线的行选择装置；根据所述内部列地址信号选择对应位线对并进行数据写入的列选择装置。3.根据权利要求2中所述的半导体存储器，其特征在于还备有根据所选择存储单元的存储信息，对对应的位线对的电位进行互补驱动的多个读出放大器；所述内部行地址发生装置包括内部时钟发生装置；根据所述内部时钟发生装置的输出循环地输出内部行地址信号的行地址计数装置，所述工作方式设定装置根据来自外部的指令使所述第1工作方式信号及第2工作方式信号中的某一个信号激活，根据所述第1工作方式信号的激活，对用所述行选择装置及列选择装置所选择的存储单元写入所述内部数据发生电路的输出，根据所述第2工作方式信号的激活，使所述...

【专利技术属性】
技术研发人员：山崎恭治，池田丰，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]