静态型半导体存储器制造技术

提供一种在低电源电压下可以进行高速并且低功耗的读出工作从而可以缩小存储单元面积的静态型半导体存储器。在列方向相邻的存储单元ＭＣ１和ＭＣ２共用驱动对应的位线的电位电平的双极型晶体管Ｑ７。另一方面，在列方向相邻的ＭＣ２和ＭＣ３共用驱动对应的位线／ＢＬ的电位电平的双极型晶体管Ｑ８。双极型晶体管根据所选择的存储单元的存储信息驱动对应的位线的电位电平，所以，在低电源电压下也可进行高速的数据读出。（*该技术在2017年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及静态型半导体存储器，特别是涉及即使在低电源电压下也可以抑制存储单元面积增大、从而可以实现高速和低功耗的工作的静态型半导体存储器。下面，作为现有的静态型半导体存储器，以静态随机存取存储存储器(以后，简称为SRAM)为例进行说明。图43是表示现有的SRAM3000的读出系统电路的结构的简略框图。现有的SRAM3000的读出系统电路包括在读出工作开始前将位线对BL和/BL预充电到内部电源电压的预充电电路3002、与位线对BL和/BL连接的存储单元3004、向位线对BL和/BL分别供给指定的恒定电流的恒流源3006a和3006b、接收位线对BL和/BL的电位并输出读出数据的读出电路3008。存储单元3004包括由输入输出相互连接的反相器3010和3012构成的静态型锁存电路和根据字线WL的电位电平对位线对BL和/BL与静态型锁存电路的输入输出节点的连接进行切换的存取晶体管3014和3016。图44是表示图43所示的存储单元3004的详细结构的电路图。参见图44，现有的SRAM的存储单元包括驱动晶体管Q1、Q2、存取晶体管Q3、Q4和高电阻元件R1、R2。驱动晶体管Q1、Q2和存取晶体管Q3、Q4是N沟道MOS晶体管。另外，作为存储单元的负载元件，是使用高电阻元件R1、R2的结构。驱动晶体管Q1的栅极与驱动晶体管Q2的漏极(存储节点N2)连接，驱动晶体管Q2的栅极与驱动晶体管Q1的漏极(存储节点N1)连接。即，通过将由高电阻元件R1和驱动晶体管Q1构成的反相器与由高电阻元件R2和驱动晶体管Q2构成的反相器相互交叉地连接，形成锁存电路。存取晶体管Q3连接在位线BL与存储节点N1之间，其栅极与字线WL连接。存取晶体管Q4连接在位线/BL与存储节点N2之间，其栅极与字线WL连接。高电阻元件R1连接在供给电源电位Vcc的节点与存储节点N1之间。高电阻元件R2连接在供给电源电位Vcc的节点与存储节点N2之间。通常，将这样的存储单元称为高阻负载型存储单元。这里，在这样的高阻负载型存储单元中，为了缩小存储单元的面积，通常具有下面所述的立体结构。即，驱动晶体管Q1，Q2和存取晶体管Q3，Q4形成于图中未示出的硅衬底的主表面上。在该主表面的上层，经绝缘层利用多晶硅形成高阻负载型的存储单元的负载元件(高电阻元件R1，R2)。图45上表示现有的SRAM的其他存储单元的详细结构的电路图。对于和图44相同的部分，标以相同的符号，并省略其说明。参见图45，现有的SRAM的存储单元，包括驱动晶体管Q1，Q2、存取晶体管Q3，Q4和P沟道MOS晶体管Q5，Q6。P沟道MOS晶体管Q5连接在供给电源电位Vcc的节点与存储节点N1之间，其栅极与存储节点N2连接。P沟道MOS晶体管Q6连接在供给电源电位Vcc的节点与存储节点N2之间，其栅极与存储节点N1连接。P沟道MOS晶体管Q5，Q6，可以作为存储单元的负载元件使用。通常，将这样的存储单元称为CMOS型存储单元。作为负载元件的P沟道MOS晶体管Q5，Q6由薄膜晶体管形成。并且，该薄膜晶体管在形成晶体管Q4～Q4的、图中未示出的硅衬底的主表面的上层通过图中未示出的绝缘层来形成。图46是表示在图44和图45所示的现有的SRAM的存储单元中字线WL处于选择状态时存储单元的传输特性的图。这里，作为供给SRAM的电源电位，假定例如是电源电位Vcc＝3V。在图46中，纵轴表示图44或图45的存储节点N1的电位，横轴表示图44或图45的存储节点N2的电位。下面，参照图44、图45和图46说明现有的SRAM的第1个问题。在图46中，箭头A指令的2个点是存储单元的双稳定点。为了可靠地保存存储单元存储的数据(为了防止破坏存储单元存储的数据)，必须存在2个稳定点。通过充分增大箭头B指令的区域(以后，称为「存储单元的目」)，可以确保2个稳定点。有时也将存储单元的目称为静态噪声容限。箭头C指令的曲线的斜率，表示存储单元的反相器的增益的高低。箭头C指令的曲线的斜率陡时，存储单元的反相器的增益高，曲线的斜率缓时，存储单元的反相器的增益低。存储单元的负载元件为高电阻元件R1，R2或薄膜晶体管Q5，Q6时，负载元件的导通电阻与驱动晶体管Q1，Q2及存取晶体管Q3，Q4的导通电阻相比，相当大。因此，当字线WL处于选择状态时，即将电源电位Vcc供给字线WL时，存储单元的反相器增益降低，存储单元的目减小。这是由于，在图44或图45中，并不是由例如由高电阻元件R1和晶体管Q1构成的反相器以及由高电阻元件R2和晶体管Q2构成的反相器决定该存储单元的特性，换言之，母宁说是由存取晶体管Q3与驱动晶体管Q1串联连接的电路和存取晶体管Q4与驱动晶体管Q2串联连接的电路的特性决定静态噪声容限。即，由于这一点与负载由N沟道MOS晶体管Q3和Q4形成的状态等效，所以，反相器的增益降低，就是存储单元的目减小。因此，为了可靠地保存存储单元的数据，必须进行以下的设计。设驱动晶体管Q1，Q2的沟道宽度为Wd，沟道长度为Ld，存取晶体管Q1，Q2的沟道宽度为Wa，沟道长度为La。这时，为了提高增益，增大存储单元的目，通常，必须使(Wd/Ld)为(Wa/La)的约3倍以上。因此，就存在驱动晶体管Q1，Q2的面积增大而妨碍存储单元的面积减小的问题。这就是现有的SRAM的第1个问题。图47是表示以电源电位Vcc＝2V使现有的SRAM工作时字线WL处于选择状态时的存储单元的传输特性的图。图47的纵轴表示图44或图45的存储节点N1的电位，横轴表示图44或图45的存储节点N2的电位。下面，说明现有的SRAM的第2个问题。参见图47，在具有图44或图45所示的现有的SRAM中，当使用2V这样的低电源电位时，存储单元的目将减小。因此，2个稳定点消失的可能性很高，从而存在不能保持数据的问题。这就是现有的SRAM的第2个问题。本专利技术就是为了解决以上这些问题而提出的，其目的旨在提供可以缩小存储单元面积的静态型半导体存储器。本专利技术的另一个目的在于提供在不发生存储单元的面积增大的问题的情况下可以降低电源电位的静态型半导体存储器。本专利技术的另一目的在于提供功耗低的、可以高速读出的静态型半导体存储器。本专利技术第1方面的静态型半导体存储器具有多条字线、与字线交叉设置的多条位线和包含与字线和位线的交点对应地配置成矩阵状的多个存储单元的存储单元阵列，存储单元包括2个输入输出节点、保存应存储的数据的双稳态元件和根据选择对应的字线的情况切换双稳态元件与输入输出节点的连接的切换装置，还具有在分别属于相邻的存储单元的至少每2个输入输出节点而设置的、根据所选择的存储单元的输入输出节点的电位电平驱动对应的位线的电位电平的多个双极型晶体管。本专利技术第2方面的静态型半导体存储器，在本专利技术第1方面的静态型半导体存储器的结构中，字线与存储单元阵列的各行对应地设置，位线与存储单元阵列的各列对应地设置，双稳态元件具有第1还第2存储节点，切换装置包括根据选择对应的字线的情况分别切换第1存储节点与2个输入输出节点中的第1输入输出节点的连接和第2存储节点与2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，多个双极型晶体管包括在位线对中的一条和属于对应的列的存储单元之间、与列方本文档来自技高网...

【技术保护点】
一种静态型半导体存储器，其特征在于：具有多条字线、与上述字线交叉地设置多条位线和包含与上述字线和上述位线的交点对应地配置成矩阵状的多个存储单元的存储单元阵列，各上述存储单元包括２个输入输出节点、保存存储数据的双稳态元件和按照选择对应的字线的情况切换上述双稳态元件与上述输入输出节点的连接的切换装置，还具有在分别属于相邻的上述存储单元的至少每２个输入输出节点设置的、根据所选择的存储单元的上述输入输出节点的电位电平而驱动对应的上述位线的电位电平的多个双极型晶体管。

【技术特征摘要】
JP 1996-12-5 325699/961.一种静态型半导体存储器，其特征在于具有多条字线、与上述字线交叉地设置多条位线和包含与上述字线和上述位线的交点对应地配置成矩阵状的多个存储单元的存储单元阵列，各上述存储单元包括2个输入输出节点、保存存储数据的双稳态元件和按照选择对应的字线的情况切换上述双稳态元件与上述输入输出节点的连接的切换装置，还具有在分别属于相邻的上述存储单元的至少每2个输入输出节点设置的、根据所选择的存储单元的上述输入输出节点的电位电平而驱动对应的上述位线的电位电平的多个双极型晶体管。2.权利要求1所述的静态型半导体存储器，其特征在于上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线的情况分别切换上述第1存储节点与上述2个输入输出节点中的第1输入输出节点的连接和上述第2存储节点与上述2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，上述多个双极型晶体管包括在上述位线对中的一条与属于对应的列的上述存储单元之间、在沿列方向相邻地排列的每2个存储单元中设置的多个第1双极型晶体管和在上述位线对中的另一条与属于对应的列的上述存储单元之间、在与连接上述第1双极型晶体管的2个存储单元沿列方向错开1个存储单元的每2个存储单元中设置的多个第2双极型晶体管，各上述第1双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第1输入输出节点连接，各上述第2双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的2个第2输入输出节点连接，各上述第1和第2双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。3.权利要求2所述的静态型半导体存储器，其特征在于上述第1和第2双极型晶体管与上述第1和第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述第1双极型晶体管的基极区域、上述第1输入输出节点和上述第1存取MOS晶体管的源极或漏极区域共用上述主表面上的区域，上述第2双极型晶体管的基极区域、上述第2输入输出节点和上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。4.权利要求1所述的静态型半导体存储器，其特征在于上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线的情况分别切换上述第1存储节点与上述2个输入输出节点中的第1输入输出节点的连接和上述第2存储节点与上述2个输入输出节点中的第2输入输出节点的连接的第1和第2存取MOS晶体管，构成上述字线对的2条字线对于属于对应的行的上述存储单元交替地与上述第1和第2存取MOS晶体管的栅极连接，上述多个双极型晶体管与和在行方向上相邻地排列的各2个存储单元对应地设置，各上述双极型晶体管的发射极与对应的位线连接，基极与对应的一个存储单元的第1输入输出节点和对应的另一个存储单元的第2输入输出节点连接，各上述双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。5.权利要求4所述的静态型半导体存储器，其特征在于上述双极型晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，上述双极型晶体管的基极区域、对应的上述第1和第2输入输出节点、对应的上述第1存取MOS晶体管的源极或漏极区域、以及对应的上述第2存取MOS晶体管的源极或漏极区域共用上述主表面上的区域。6.权利要求1所述的静态型半导体存储器，其特征在于上述字线与上述存储单元阵列的各行对应地设置，上述位线与上述存储单元阵列的各列对应地设置，上述双稳态元件具有第1和第2存储节点，上述切换装置包括按照选择对应的字线的情况分别切换上述第1存储节点与上述2个输入输出节点中的一个输入输出节点的连接和上述第2存储节点与上述2个输入输出节点中的另一个输入输出节点的连接的第1和第2存取MOS晶体管，构成上述字线对的2条字线对于属于对应的行的上述存储单元交替地与上述第1和第2存取MOS晶体管的栅极连接，上述多个双极型晶体管与分别属于相邻的2行2列的存储单元的4个上述输入输出节点对应地设置，各上述双极型晶体管配置为在最接近上述存储单元阵列的对角方向上存在其他双极型晶体管，各上述双极型晶体管的发射极与对应的位线连接，基极与对应的存储单元的上述4个输入输出节点连接，各上述双极型晶体管的集电极与上述第1和第2存取MOS晶体管的背栅极连接。7.权利要求6所述的静态型半导体存储器，其特征在于还具有供给与上述存储数据的第1电平对应的第1电位的第1电源和供给与上述存储数据的第2电平对应的第2电位的第2电源，各上述双稳态元件包括具有串联连接在上述第1电源和上述第2电源之间的第1负载元件、第1耗尽型MOS晶体管和第1驱动MOS晶体管的第1反相器和串联连接在上述第1电源和上述第2电源之间的第2负载元件、第2耗尽型MOS晶体管和第2驱动MOS晶体管的第2反相器，第1负载元件和第1耗尽型MOS晶体管的连接点即上述第1存储节点与上述第2驱动MOS晶体管的栅极连接，第2负载元件和第2耗尽型MOS晶体管的连接点即上述第2存储节点与上述第1驱动MOS晶体管的栅极连接，上述第1及第2耗尽型MOS晶体管和上述第1及第2存取MOS晶体管在形成上述静态型半导体存储器的半导体衬底的主表面上形成，并且它们的栅极电极是形成为一体的多晶硅层。8.权利要求6所述的静态型半导体存储器，其...

【专利技术属性】
技术研发人员：和田知久，有田丰，
申请(专利权)人：三菱电机株式会社，
类型：发明
国别省市：JP[日本]