半导体存储装置及存储器系统制造方法及图纸

以低电压而不使可靠性下降地进行数据读取。感测放大器具备：存储器串，其包括存储器单元；位线，其与存储器串的一端电连接；和感测放大器，其与位线电连接而进行感测。感测放大器具有：第一晶体管，其一端连接于位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于第二节点与感测节点之间；和第三晶体管，其栅连接于第一节点，且其电连接于第二节点与能调整电压的第三节点之间。

Semiconductor memory device and memory system

Reading data at low voltage without dropping reliability. The sense amplifier is provided with a memory string, which comprises a memory unit, a bit line which is electrically connected with one end of the memory string, and a sense amplifier which is electrically connected with the bit line for sensing. The sense amplifier includes a first transistor, a first node current path whose one end is connected to the bit line, and the other end is electrically connected with the second node; a second transistor is electrically connected between the second node and sensor nodes; and the third transistor, the gate is connected to the first node, between third nodes and the power connected to the second node and can adjust the voltage.

【技术实现步骤摘要】
【国外来华专利技术】
本实施方式涉及半导体存储装置及存储器系统。
技术介绍
作为非易失性半导体存储装置，已知有NAND型闪速存储器。
技术实现思路
专利技术要解决的问题本实施方式提供能不使存储器单元的可靠性下降地进行低电压驱动的半导体存储装置。用于解决问题的手段本实施方式涉及的半导体存储装置，其具备：存储器串，其包括存储器单元；位线，其与所述存储器串的一端电连接；和感测放大器(senseamplifier，读出放大器)，其与所述位线电连接，所述感测放大器包括：第一晶体管，其一端连接于所述位线的电流路径上的第一节点，且另一端与第二节点电连接；第二晶体管，其电连接于所述第二节点与感测节点之间；和第三晶体管，其栅与所述第一节点连接，且电连接于所述第二节点与能调整电压的第三节点之间。附图说明图1是表示本专利技术的一个实施方式涉及的半导体存储装置1的概要构成的框图。图2是表示单元阵列2周边的详细构成的框图。图3是用于说明第一实施方式涉及的感测放大器6的工作原理的简略化电路图。图4是图3的定时图。图5是第二实施方式涉及的感测放大器6的电路图。图6是进行闭锁工作的情况下的工作定时图。图7是没有进行闭锁工作的情况下的工作定时图。图8(a)和(b)是图6的时刻t13～t14期间的详细定时图。图9是用ABL方式进行存储器单元21的读取的情况下的工作定时图。图10是使用图5的感测放大器6来进行向存储器单元21的写入的情况下的工作定时图。图11是使用图5的感测放大器6来分为偶数位线BL和奇数位线BL地进行存储器单元21的读取的情况下的工作定时图。图12是第三实施方式涉及的感测放大器6的电路图。图13是具备外部控制器41和半导体存储装置1的存储器系统42的概要框图。图14是用前缀命令(prefixcommand，前置命令)指示的情况下的概要定时图。图15是表示外部前缀命令的传送次序的一例的图。图16是表示调整SASRC节点的电压的电压调整部51的一例的电路图。图17是表示基准电压生成电路61的一例的电路图。具体实施方式作为感测方式之一，已知有ABL(AllBitLine，全位线)方式。在ABL方式中，在对位线预充电后，使电流在一列内的全部位线流通，使各位线电位为一定。在该状态下，基于从位线流通的电流量，而检测来自存储器单元的读取数据。然而，ABL方式的感测放大器存在工作电压高这一问题。在智能手机等便携电子设备中，对于低消耗电力的要求高，期望即使令电源电压下降也能稳定地工作的半导体存储装置。例如，在对NAND型闪速存储器进行低电压驱动的情况下，随着电源电压的下降，而需要使在NAND串的一端施加的CELSRC电压下降。然而，在使CELSRC电压下降时，有可能数据写入时的保持率(Dataretention，数据保持)恶化，使得存储器单元的可靠性下降。因此，不容易使CELSRC电压下降，其结果，难以进行低电压驱动。以下说明的实施方式的特征在于能进行低电压驱动。图1是表示本专利技术的一个实施方式涉及的半导体存储装置1的概要构成的框图。图1的半导体存储装置1表示NAND型闪速存储器的例子。图1的半导体存储装置1具备：单元阵列2；行解码器3；字线驱动器4；列解码器5；感测放大器(S/A)6；数据锁存电路7；控制器8；高电压产生器9；地址寄存器10；命令解码器11；和I/O缓冲器12。单元阵列2使将多个存储器单元串联连接而成的NAND串20与各位线连接。图2是表示单元阵列2周边的详细构成的框图。如图2所示，单元阵列2被分为多个块BLK0～BLKn-1。在各块，将上述NAND串20在列方向上排列多个。各NAND串20具有：串联连接的多个存储器单元21；在这些存储器单元21的一端侧连接的选择门晶体管S1；和在另一端侧连接的选择门晶体管S2。NAND串20内的各存储器单元21的栅与对应的字线WL0～WLn-1连接。选择门晶体管S1的栅与选择门线SGD连接。选择门晶体管S2的栅与选择门线SGS连接。各NAND串20经对应的选择门晶体管S1而与共同的单元源线连接。此外，各NAND串20经对应的选择门晶体管S2而与对应的位线BL0～BLn-1连接。再有，块的数量和字线的数量可分别任意设定。与NAND串20内的各存储器单元21的栅连接的各字线WL0～WLn-1与行解码器3连接。行解码器3将从地址寄存器10传输来的行地址进行解码。在行解码器3的附近，配置有字线驱动器4。字线驱动器4基于已解码的数据来生成用于驱动各字线的电压。与各NAND串20连接的位线BL0～BLn经位线选择晶体管Q0而与感测放大器6连接。本实施方式中的感测放大器6能如后述那样以ABL(AllBitLine)方式进行感测，但是，除此之外也能用新方式(以下称为DSA：DiodesenseABL，二极管感测全位线)进行感测。无论采用哪种方式，感测放大器6都能根据从位线流通的电流量来检测来自存储器单元21的读取数据。由感测放大器6检测的读取数据作为例如二值数据而保持于数据锁存电路7中。图1所示的列解码器5将来自地址寄存器10的列地址进行解码。此外，列解码器5基于该解码后的结果来决定是否将数据锁存电路7所保持的数据向数据总线传输。I/O缓冲器12对从I/O端子输入的地址、数据及命令进行缓冲。此外，I/O缓冲器12将地址向地址寄存器10传输，将命令向命令寄存器传输，将数据向数据总线传输。控制器8识别地址和命令，并且控制上述感测放大器6等的工作。图3是用于说明第一实施方式涉及的感测放大器6的工作原理的简略化电路图。图3的感测放大器6具备：在位线BL与SEN节点(感测节点)之间的电流路径上共源共栅连接的第一及第二晶体管Q1、Q2；和在该第一及第二晶体管Q1、Q2之间的第二节点n2与SASRC节点(第二电压设定节点或第三节点)之间连接的第三晶体管Q3。在位线BL与CELSRC节点(第一电压设定节点)之间，连接有与图2同样的构成的NAND串20。第三晶体管Q3的栅与第一晶体管Q1的漏一同连接于第一节点n1。在该第一节点n1与位线BL之间的电流路径上连接有第四晶体管Q4。该第四晶体管Q4是例如在存储器单元21的擦除时用于将位线BL和第一节点n1电断开而设置的高耐压的晶体管。此外，在VDDSA节点与第一节点n1之间配置有PM本文档来自技高网...

【技术保护点】
一种半导体存储装置，其中，具备：存储器串，其包括存储器单元；位线，其与所述存储器串的一端电连接；和感测放大器，其与所述位线电连接，所述感测放大器包括：第一晶体管，其一端连接于所述位线的电流路径上的第一节点，且其另一端与第二节点电连接；第二晶体管，其电连接于所述第二节点与感测节点之间；和第三晶体管，所述第三晶体管的栅连接于所述第一节点，且所述第三晶体管电连接于所述第二节点与能调整电压的第三节点之间。

【技术特征摘要】
【国外来华专利技术】2013.09.11 JP PCT/JP2013/0745791.一种半导体存储装置，其中，
具备：
存储器串，其包括存储器单元；
位线，其与所述存储器串的一端电连接；和
感测放大器，其与所述位线电连接，
所述感测放大器包括：
第一晶体管，其一端连接于所述位线的电流路径上的第一节点，且其
另一端与第二节点电连接；
第二晶体管，其电连接于所述第二节点与感测节点之间；和
第三晶体管，所述第三晶体管的栅连接于所述第一节点，且所述第三
晶体管电连接于所述第二节点与能调整电压的第三节点之间。
2.根据权利要求1所述的半导体存储装置，其中，
在所述存储器单元的读取时，电流从所述位线经由所述第一晶体管及
所述第三晶体管流到所述第三节点，然后，电流从所述感测节点经由所述
第二晶体管及所述第三晶体管流到所述第三节点。
3.根据权利要求1或2所述的半导体存储装置，其中，
电流从所述位线通过所述第一晶体管流到所述第三晶体管时的所述第
一晶体管的栅电压，是将所述第三节点的电压、所述第一晶体管的阈值电
压和预定的过驱动电压合计所得到的电压，
电流从所述感测节点通过所述第二晶体管流到所述第三晶体管时的所
述第二晶体管的栅电压，是将所述第三节点的电压、所述第二晶体管的阈
值电压和预定的过驱动电压合计所得到的电压。
4.根据权利要求1所述的半导体存储装置，其中，
所述第三晶体管的栅与所述第一晶体管的漏一并连接于所述第一节
点，
所述第三晶体管，在电流从所述位线通过所述第一晶体管流到所述第

\t三晶体管时和电流从所述感测节点通过所述第二晶体管流到所述第三晶体
管时，作为二极管进行工作。
5.根据权利要求4所述的半导体存储装置，其中，
在所述位线的电流路径上具备连接于所述第一节点的第四晶体管，
在所述存储器单元的读取时，电流从所述位线经由所述第一晶体管及
所述第三晶体管流到所述第三节点，然后，电流从所述感测节点经由所述
第三晶体管及所述第二晶体管流到所述第三节点。
6.根据权利要求5所述的半导体存储装置，其中，
所述存储器单元是NAND型闪速存储器单元，
所述半导体存储装置具备NAND串，该NAND串包括：串联连接于
位线与第一电压设定节点之间的多个所述NAND型闪速存储器和选择门
晶体管，
所述第四晶体管是所述选择门晶体管。
7.根据权利要求5所述的半导体存储装置，其中，
所述存储器单元是NAND型闪速存储器单元，
所述半导体存储装置具备NAND串，该NAND串包括：串联连接于
位线与第一电压设定节点之间的多个所述NAND型闪速存储器和选择门
晶体管，
所述第四晶体管配置于所述位线与所述第一晶体管之间的电流路径
上。
8.根据权利要求1所述的半导体存储装置，其中，
具备第五晶体管，该第五晶体管使在向所述存储器单元进行数据写入
时从所述位线流通的电流不经所述第一晶体管及所述第二晶体管地流到所
述第三节点。
9.根据权利要求1所述的半导体存储装置，其中，
具备第六晶体管，该第六晶体管配置于所述第三节点与第二电压设定
节点之间。
10.根据权利要求9所述的半导体存储装置，其中，
在所述存储器单元写入有多值数据，
如果将所述存储器单元的字线设定为预定的读取电压电平而从所述存
储器单元读取的数据为预定的逻辑，则所述第六晶体管截止，直到之后的
所述存储器单元的读取工作完毕为止。
11.根据权利要求1所述的半导体存储装置，其中，
所述感测放大器能任意选择第一感测...

【专利技术属性】
技术研发人员：吉原正浩，安彦尚文，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：日本;JP