存储器装置与其操作方法制造方法及图纸

本发明专利技术公开了一种存储器装置与其操作方法，该存储器装置的操作方法包括下列步骤：执行编程操作以将原始数据写入至存储器装置中的第一存储器阵列；验证第一存储器阵列中的原始数据，并依据验证结果而决定是否产生写入讯号；依据原始数据产生错误校正码，并将错误校正码与写入地址暂存在存储器装置中的缓冲电路；以及，当写入讯号被产生时，将缓冲电路中的错误校正码与写入地址写入至存储器装置中的第二存储器阵列。

【技术实现步骤摘要】

本专利技术是有关于一种存储器装置与其操作方法，且特别是有关于一种具有错误校正码的存储器装置与其操作方法。
技术介绍
近年来，相变化存储器(Phase-changememory)因具有低电压、低耗能且制程整合度高...等优点，已成为最具有发展潜力的非易失性存储器技术。一般而言，为了确保相变化存储器中的数据的正确性，现有的存储器装置都会因应相变化存储器中的每一笔数据，来储存相对应的一笔错误校正码(ErrorCorrectionCode，简称ECC)。因此，在现有的存储器装置中，相变化存储器中的每一笔数据都对应一笔错误校正码，进而导致现有的存储器装置必须耗费庞大的存储器空间来储存错误校正码，从而限缩存储器装置在微型化上的发展。
技术实现思路
本专利技术提供一种存储器装置与其操作方法，依据第一存储器阵列中的原始数据的验证结果，来决定是否将相应于原始数据的错误校正码写入至第二存储器阵列，进而可有效地缩减用以储存错误校正码的存储器空间。本专利技术的存储器装置的操作方法，包括下列步骤。执行编程操作以将原始数据写入至存储器装置中的第一存储器阵列。验证第一存储器阵列中的原始数据，并依据验证结果而决定是否产生写入讯号。依据原始数据产生错误校正码，并将错误校正码与写入地址暂存在存储器装置中的缓冲电路。以及，当写入讯号被产生时，将缓冲电路中的错误校正码与写入地址写入至存储器装置中的第二存储器阵列。另一方面，本专利技术的存储器装置包括第一存储器阵列、缓冲电路与第二存储器阵列。存储器装置执行编程操作，以将原始数据写入至第一存储器阵列，且存储器装置验证第一存储器阵列中的原始数据，并依据验证结果而决定是否产生写入讯号。此外，存储器装置依据原始数据产生错误校正码，并将错误校正码与写入地址暂存在缓冲电路中。再者，当写入讯号被产生时，存储器装置将缓冲电路中的错误校正码与写入地址写入至第二存储器阵列。另一方面，本专利技术的存储器装置包括第一存储器阵列与第二存储器阵列。该存储器装置执行第一编程操作与第二编程操作，以将第一原始数据与第二原始数据写入至第一存储器阵列。存储器装置验证第一存储器阵列中的第一原始数据与第二原始数据，并依据验证结果而决定是否产生第一写入讯号与第二写入讯号。存储器装置依据第一原始数据与第二原始数据产生第一错误校正码与第二错误校正码，且第一错误校正码的位数不同于第二错误校正码的位数。当第一写入讯号与第二写入讯号被产生时，存储器装置将第一错误校正码与第二错误校正码写入至第二存储器阵列。基于上述，本专利技术依据第一存储器阵列中的原始数据的验证结果，来决定是否将相应于原始数据的错误校正码写入至第二存储器阵列。藉此，将可有效地缩减用以储存错误校正码的存储器空间，从而有助于存储器装置在微型化上的发展。为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。附图说明图1为依据本专利技术一实施例的存储器装置的示意图。图2为依据本专利技术一实施例的存储器装置的操作方法流程图。图3为依据本专利技术一实施例的相变化存储单元的示意图。图4为依据本专利技术另一实施例的存储器装置的操作方法流程图。图5为依据本专利技术一实施例的存储器阵列的示意图。【符号说明】100：存储器装置111、112：存储器阵列121、122：缓冲电路130：编码电路140：错误校正电路200：外部电路ADD1、ADD2：写入地址DA1、DA2：原始数据S1、S2：写入讯号S210～S240：图2中的各步骤310：场效晶体管320：相变化存储元件BL、BL51、BL52：位线WL：字线GND：接地端S410、S420、S421、S422：图4中的各步骤510、520：记忆区块511、521：存储单元530：感测电路531：比较器C1：校正位C1B：校正位的补码V51、V52：感测电压Dout：输出位具体实施方式图1为依据本专利技术一实施例的存储器装置的示意图。参照图1，存储器装置100包括存储器阵列111与112、缓冲电路121与122、编码电路130以及错误校正电路140。其中，存储器阵列111可用以储存原始数据，且存储器阵列112可用以储存相应于原始数据的错误校正码(ErrorCorrectionCode，简称ECC)。值得注意的是，存储器装置100是依据原始数据的编程操作的验证结果，来决定是否将相应于原始数据的错误校正码写入至存储器阵列112。藉此，存储器装置100将无须耗费庞大的存储器空间来储存错误校正码，进而有助于缩减用以储存错误校正码的存储器阵列112的尺寸，并有助于存储器装置100的微型化。图2为依据本专利技术一实施例的存储器装置的操作方法流程图，且以下将参照图1与图2来说明存储器装置100的编程程序的细部操作。如图1所示，外部电路200(例如，中央处理器或是其它讯号处理电路)可依据写入地址ADD1选取存储器阵列111中的记忆区块，并将原始数据DA1储存至所述的记忆区块中。具体而言，如步骤S210所示，存储器装置100会执行一编程操作，以将一原始数据DA1写入至存储器阵列111(亦即，第一存储器阵列)。其中，存储器装置100可先将原始数据DA1暂存至缓冲电路121中，之后再将暂存在缓冲电路121中的原始数据DA1写入至存储器阵列111中。此外，存储器阵列111可例如是一相变化存储器阵列(phase-changememoryarray)。亦即，在一实施例中，存储器阵列111包括多个相变化存储单元(phase-changememorycell)，且每一相变化存储单元包括一场效晶体管(或是其它存取装置，例如二极管或是双载子结晶体管)以及一相变化存储元件。举例来说，图3为依据本专利技术一实施例的相变化存储单元的示意图。如图3所示，相变化存储单元包括场效晶体管310与相变化存储元件320。其中，相变化存储元件320的第一端电性连接位线BL，相变化存储元件320的第二端透过场效晶体管310电性连接至接地端GND，且场效晶体管310的控制端电性连接字线WL。此外，相变化存储元件320的储存状态包括低电阻状态(例如，逻辑0)与高电阻状态(例如，逻辑1)。在编程操作中，存储器装置100可依据写入地址ADD1选取到相变化存储元件320，并可依据原始数据DA1中的一数据位提供相应的电压至位线BL与字线WL。例如，当数据位为逻辑1时，存储器装置100可利用字线WL上的电压导通(turnon)场效晶体管310，并可透过位线BL提供一复位(reset)电压至相变化存储元件320。藉此，相变化存储元件320将可从低电阻状态转变为高电阻状态。再者，如步骤S220所示，存储器装置100会对写入至存储器阵列111中的原始数据DA1进行验证，并会依据验证结果而决定是否产生一写入讯号S1。就步骤S220的细部流程而言，存储器装置100会执行一验证操作，以判别原始数据DA1的编程操作是否失败。此外，当判别结果为编程操作失败时，存储器装置100会重复执行编程操作与验证操作，直到原始数据DA1的编程操作成功为止。此外，当重复执行原始数据DA1的编程操作的次数大于或是等于1时，存储器装置100将产生写入讯号S1。换言之，在原始数据DA1的编程程序中，倘若原始数据DA1的编程操作本文档来自技高网...

【技术保护点】
一种存储器装置的操作方法，包括：执行一编程操作以将一原始数据写入至该存储器装置中的一第一存储器阵列；验证该第一存储器阵列中的该原始数据，并依据验证结果而决定是否产生一写入讯号；依据该原始数据产生一错误校正码，并将该错误校正码与一写入地址暂存在该存储器装置中的一缓冲电路；以及当该写入讯号被产生时，将该缓冲电路中的该错误校正码与该写入地址写入至该存储器装置中的一第二存储器阵列。

【技术特征摘要】
1.一种存储器装置的操作方法，包括：执行一编程操作以将一原始数据写入至该存储器装置中的一第一存储器阵列；验证该第一存储器阵列中的该原始数据，并依据验证结果而决定是否产生一写入讯号；依据该原始数据产生一错误校正码，并将该错误校正码与一写入地址暂存在该存储器装置中的一缓冲电路；以及当该写入讯号被产生时，将该缓冲电路中的该错误校正码与该写入地址写入至该存储器装置中的一第二存储器阵列。2.根据权利要求1所述的存储器装置的操作方法，其中验证该第一存储器阵列中的该原始数据，并依据验证结果而决定是否产生该写入讯号的步骤包括：执行一验证操作以判别该编程操作是否失败；当该编程操作失败时，重复执行该编程操作与该验证操作，直到该编程操作成功为止；以及当重复执行该编程操作的次数大于或是等于1时，产生该写入讯号，其中，当该写入讯号不被产生时，不将该缓冲电路中的该错误校正码与该写入地址写入至该第二存储器阵列。3.根据权利要求1所述的存储器装置的操作方法，其中当该写入讯号被产生时，该写入地址被储存在该第二存储器阵列中，以作为多个预设地址的其一，该第二存储器阵列中的一第一记忆区块储存该错误校正码，该第二存储器阵列中的一第二记忆区块储存该错误校正码的补码，且该存储器装置的操作方法更包括：依据一读取地址读取该第一存储器阵列中的该原始数据，以取得一读取数据；以及依据该读取地址而决定是否校正该读取数据，其中依据该读取地址而决定是否校正该读取数据的步骤包括：比对该读取地址与这些预设地址，以判别该写入地址是否被储存
\t在该第二存储器阵列中；以及当该写入地址被储存在该第二存储器阵列中时，利用该第二存储器阵列中的该错误校正码来校正该读取数据，其中利用该第二存储器阵列中的该错误校正码来校正该读取数据的步骤包括：透过多个第一位线电性连接至该第一记忆区块，并透过多个第二位线电性连接至该第二记忆区块；依据来自这些第一位线的多个第一感测电压与来自这些第二位线的多个第二感测电压来产生多个输出位；以及利用这些输出位来校正该读取数据。4.根据权利要求1所述的存储器装置的操作方法，其中该第一存储器阵列与该第二存储器阵列分别为一相变化存储器阵列。5.一种存储器装置，包括：一第一存储器阵列，其中该存储器装置执行一编程操作，以将一原始数据写入至该第一存储器阵列，且该存储器装置验证该第一存储器阵列中的该原始数据，并依据验证结果而决定是否产生一写入讯号；一缓冲电路，其中该存储器装置依据该原始数据产生一错误校正码，并将该错误校正码与一写入地址暂存在该缓冲电路中；以及一第二存储器阵列，其中当该写入讯号被产生时，该存储器装置将该缓冲电路中的该错误校正码与该写入地址写入至该第二存储器阵列。6.根据权利要求5所述的存储器装置，其中该存储器装置执行一验证操作以判别该编程操作是否失败，当该编程操作失败时，该存储器装置重复执行该编程操作与该验证操作，直到该编程操作成功为止，当重复执行该编程操作的次数大于或是等于1时，该存储器装置产生该写入讯号，当该写入讯号不被产生时，该存储器装置不将该缓冲电路中的该错误校正码与该...

【专利技术属性】
技术研发人员：何信义，龙翔澜，简维志，陈土顺，陈嘉荣，
申请(专利权)人：旺宏电子股份有限公司，
类型：发明
国别省市：中国台湾;71