具有非易失性双晶体管存储单元的半导体存储器制造技术

本发明专利技术涉及一种具有特别是非易失性双晶体管存储单元的半导体存储器，其中的存储单元具有一个Ｎ沟道选择晶体管和一个Ｎ沟道存储晶体管，其中，设有一个具有一个传输晶体管的、同样是发明专利技术的主题的驱动电路。在发明专利技术的半导体存储器中，传输晶体管是作为Ｐ沟道传输晶体管实现的，其中，一条传输沟道引线与一条通往存储单元的行导线相连。据此，编程所需的电压可用少量的工艺费用达到。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种具有至少一个特别是非易失性存储单元的半导体存储器，其中，存储单元具有如下特征—设有一个N沟道选择晶体管及一个N沟道存储晶体管，—N沟道选择晶体管具有一条选择栅极引线及两条选择沟道引线，其中，选择栅极引线与一条通往存储单元的行导线相连，—N沟道存储晶体管具有一条存储栅极引线或者一个控制栅极及两条存储沟道引线，—一条第二存储沟道引线和一条第—选择沟道引线相互连接，其中，另一条存储沟道引线或者另一条选择沟道引线与一条通往存储单元的列导线相连，其中，半导体存储器具有至少一个其上有一条第一和一条第二传输沟道引线的传输晶体管，其中，第一传输沟道引线与存储栅极引线相连。在此类半导体存储器中，各个晶体管是以场效应晶体管工艺在半导体衬底上实现的。其中，存储晶体管具有一个浮动栅，使该存储晶体管通过把相宜的电压加到沟道引线上和加到栅极引线上而被如此编程，使该存储晶体管可持续地或者非易失性地接受一种所希望的状态。为了对存储单元进行读取，一个存储沟道引线和一个选择沟道引线是相互连接的，其中，另一条空闲的存储沟道引线或者另一条空闲的选择沟道引线是与一条通往存储单元的列导线连接的。其中，选择晶体管如此被驱动，使该选择晶体管导通。如果随后在把一个电压加到相应的列导线上有电流流动时，则存储晶体管在上一步骤中被编成或者写成“导电的”。如果在把该电压加到列导线上时，在被导通的选择晶体管情况下，没有电流流动，则存储晶体管在上一步骤中被编成“不导电的”或者被擦除。在此类存储器中特别成问题的是，编程所需的电压须用高的工艺费用被生成。此外，在对一个存储单元进行编程时往往在其它的当前没被选作编程对象的存储单元中产生错误。因此，本专利技术的任务在于提供一种同类的存储单元及一种同类的半导体存储器，该半导体存储器可用少量的工艺费用无干扰地被编程。解决以上任务的技术方案在于，传输晶体管为P沟道传输晶体管，其中，第二条传输沟道引线不象现有技术那样与一个外部的控制栅电压相连，而是与通往存储单元的行导线相连。本专利技术建立在如下认识的基础上，即在此类电路中，传输晶体管中的阈值电压损耗必须被克服，据此，较高的传输栅压须被规定。解决该问题的措施可在于，传输晶体管为具有一个被降低的阈值电压的晶体管，而这须以较高的工艺费用为代价。在传输晶体管的专利技术的实施形式中和接线形式中，为了对存储晶体管进行编程，没有传输栅极阈值电压再需克服，使以少量的工艺费用进行可靠的编程成为可能。此外，本专利技术还建立在如下认识的基础上，即控制栅电压由于传输晶体管在现有技术中的特殊的接线形式，在当前没被驱动的存储单元中在一个无载运行中“浮动”，这可导致编程电压的电容性过耦合。在专利技术的半导体存储器的存储单元中，这些电容性过耦合不再出现，因为在对专利技术的半导体存储器进行编程时，每条存储栅极引线均处在一个限定的状态上。在专利技术的实施形式中，传输晶体管的传输栅极引线可被供以一个被转换成高电压的逻辑信号。为此，一个也驱动存储单元的有关编程状态的逻辑信号合理地被采用。其中，通过实施作为P沟道传输晶体管的传输晶体管，造价昂贵的、用于驱动传输栅极引线的反演器的设置被放弃，因为P沟道传输晶体管在栅极被操纵的情况下截止和相反。而原则上，具有一个这样的反演器的传输晶体管也可构成N沟道传输晶体管。以专利技术的装置，总的编程电压在没有损耗和在不采取其它特别的措施的情况下可经由传输晶体管的沟道被接通到存储栅极引线上。应顺便提及的是，本专利技术也可用一个这样的存储器来实现，在该存储器中，在传输晶体管为N沟道晶体管结构的情况下，存储晶体管和选择晶体管为P沟道晶体管。这种设置形式虽然是不常用的，但在为了传递载流子希望所谓的“空穴传导”时，也可带来优点。在专利技术的扩展实施形式中，驱动电路具有一个N沟道放电晶体管，该放电晶体管具有一条放电栅极引线及第一和第二条放电沟道引线，其中，第一放电沟道引线与存储栅极引线相连，其中，第二放电引线是接地的，并且其中，放电栅极引线与那条控制导线相连传输晶体管经该导线被驱动。在对存储单元进行编程的过程中，这个放电晶体管确保存储栅极引线在编程过程中处在限定的电位上，特别是处在地电位上。恰恰是在传输晶体管截止的情况下，据此可确保存储栅极引线限定地处在OV电位上。专利技术的半导体存储器是按行和列编制的，其中，多个存储单元的选择栅极引线和存储栅级引线在行内是并联的，并且其中，第一存储沟道引线或者第二选择沟道引线在列内是并联的。据此，专利技术的存储器可特别简单地按行和列设置。其中，规定有至少一个列，该列的驱动电路具有按专利技术接线的传输晶体管。该驱动电路可附加地具有各一个其上有一条区选择栅极引线及两条区选择沟道引线的P沟道区选择晶体管(Blockauswahltransistor)，其中，一条第一区选择沟道引线与一条通往一个存储单元的行导线相连，并且其中，一条第二区选择沟道引线与第一传输沟道引线相连。据此，为了对存储单元进行编程，半导体存储器可被分成单个的区(Block)，这是特别有利的，因为据此不再需要为半导体存储器的整行编制确定的状态，而是只为一个从该行中选出的区编制确定的状态。据此，清除一个单个的区也特别是可能的。为此，设有一条区选择控制导线，这条控制导线与区选择栅极引线相连，使区选择晶体管可经由该区选择控制导线受到驱动。本专利技术还涉及一个用于驱动至少一个具有如前接线的传输晶体管的存储单元的驱动电路。下面借助附图以两个实施例详细说明本专利技术。附图所示为附图说明图1专利技术的第一半导体存储器的接线图，图2专利技术的第二半导体存储器的接线图。图1示出专利技术的第一半导体存储器的接线图，该半导体存储器是在一个半导体衬底上实现的。在图1中只示出了半导体存储器的一部分区域，该区域具有四个存储单元Z1、Z2、Z3和Z4。存储单元Z1、Z2、Z3和Z4可经由两条行导线AG1、AG2和经由两条列导线SP1、SP2受到驱动。一个驱动电路用于驱动存储单元Z1、Z2、Z3和Z4，该驱动电路具有一个传输晶体管TT1、一个放电晶体管ET1、一个传输晶体管TT2及一个放电晶体管ET2，这些晶体管经由一条写信号导线SCHRX驱动。在写信号导线SCHRX上加有一个被转换成高电压的信号，该信号是从一个控制写过程的逻辑信号生成的。传输晶体管TT1和传输晶体管TT2是作为P沟道晶体管按场效应晶体管工艺制造的，而放电晶体管ET1和放电晶体管ET2是作为N沟道晶体管按场效应晶体管工艺实现的。存储单元Z1具有一个选择晶体管AT1和一个存储晶体管ST1。选择晶体管AT1是作为传统的、N沟道晶体管按场效应晶体管工艺建立的，而存储晶体管ST1是作为N沟道、具有一个所谓的“浮动栅”的晶体管实现的。选择晶体管AT1的一条第一选择沟道引线与列导线SP1相连，而选择晶体管AT1的一条第二选择沟道引线与存储晶体管ST1的一条第一存储沟道引线相连。存储晶体管ST1的一条第二存储沟道引线是与一条共用的源导线SOURCE连接的。选择晶体管AT1的一条选择栅极引线与行导线AG1相连。传输晶体管TT1的一条第二传输沟道引线也与行导线AG1相连。传输晶体管TT1的一条第一传输沟道引线是与存储晶体管ST1的一条存储栅极引线KG1连接的。其中，存储晶体管ST1的属于存储栅极引线KG1的栅极是作为所本文档来自技高网...

【技术保护点】
具有至少一个存储单元的半导体存储器，其中，存储单元具有如下特征： －设有一个Ｎ沟道选择晶体管（ＡＴ１、ＡＴ２；ＡＴ１１、ＡＴ１２）及一个Ｎ沟道存储晶体管（ＳＴ１、ＳＴ２；ＳＴ１１、ＳＴ１２）， －Ｎ沟道选择晶体管（ＡＴ１、ＡＴ２；ＡＴ１１、ＡＴ１２）具有一条选择栅极引线及两条选择沟道引线，其中，选择栅极引线与一条通往存储单元（Ｚ１、Ｚ２；Ｚ１１、Ｚ１２）的行导线（ＡＧ１）相连。 －Ｎ沟道存储晶体管（ＳＴ１、ＳＴ２；ＳＴ１１、ＳＴ１２）具有一条存储栅极引线（ＫＧ１、ＫＧ２；ＫＧ１１、ＫＧ１２）及两条存储沟道引线， －一条第二存储沟道引线和一条第一选择沟道引线相互连接，其中，一条第一存储沟道引线或者一条第二选择沟道引线与一条通往存储单元（Ｚ１、Ｚ２；Ｚ１１、Ｚ１２）的列导线（ＳＰ１）相连，其中，半导体存储器具有至少一个其上有一条第一和一条第二传输沟道引线的传输晶体管（ＴＴ１、ＴＴ２；ＴＴ１１、ＴＴ１２），其中，第一传输沟道引线与存储栅极引线（ＫＧ１、ＫＧ２；ＫＧ１１、ＫＧ１２）相连， 其特征在于具有如下特征： －传输晶体管是作为Ｐ沟道传输晶体管（ＴＴ１、ＴＴ２；ＴＴ１１、ＴＴ１２）实现的， －第二传输沟道引线与通往存储单元（Ｚ１、Ｚ２；Ｚ１１、Ｚ１２）的行导线（ＡＧ１、ＡＧ２；ＡＧ１１、ＡＧ１２）相连。...

【技术特征摘要】
DE 1997-7-14 19730116.91.具有至少一个存储单元的半导体存储器，其中，存储单元具有如下特征—设有一个N沟道选择晶体管(AT1、AT2；AT11、AT12)及一个N沟道存储晶体管(ST1、ST2；ST11、ST12)，—N沟道选择晶体管(AT1、AT2；AT11、AT12)具有一条选择栅极引线及两条选择沟道引线，其中，选择栅极引线与一条通往存储单元(Z1、Z2；Z11、Z12)的行导线(AG1)相连。—N沟道存储晶体管(ST1、ST2；ST11、ST12)具有—条存储栅极引线(KG1、KG2；KG11、KG12)及两条存储沟道引线，—一条第二存储沟道引线和一条第一选择沟道引线相互连接，其中，一条第一存储沟道引线或者一条第二选择沟道引线与一条通往存储单元(Z1、Z2；Z11、Z12)的列导线(SP1)相连，其中，半导体存储器具有至少一个其上有一条第一和一条第二传输沟道引线的传输晶体管(TT1、TT2；TT11、TT12)，其中，第一传输沟道引线与存储栅极引线(KG1、KG2；KG11、KG12)相连，其特征在于具有如下特征—传输晶体管是作为P沟道传输晶体管(TT1、TT2；TT11、TT12)实现的，—第二传输沟道引线与通往存储单元(Z1、Z2；Z11、Z12)的行导线(AG1、AG2；AG11、AG12)相连。2.按照权利要求1所述的半导体存储器，其特征在于，设有一条控制导线(SCHRX)，该控制导线与传输栅极引线相连，使传输晶体管(TT1、TT2；TT11、TT12)可经该控制导线(SCHRX)驱动。3.按照权利要求2所述的半导体存储器，其特征在于，设有一个N沟道放电晶体管(ET1、ET2；ET11、ET12)，该N沟道放电晶体管具有一条放电栅极引线及一条第一和一条第二放电沟道引线，其中，第一放电沟道引线与存储栅极引线(KG1、KG2；KG11、KG12)相连，其中，第二放电沟道引线特别是接地的，并且其中，放电栅极引线与控制导线(SCHRX)相连。4.按照以上权利要求之一所述的半导体存储器，其特征在于，半导体存储器是按行和列定位的，其中，在行内—多个存储单元(Z1、Z3；Z2、Z4；Z11、Z13；Z12、Z14)的选择栅极引线是并联的，—多个存储单元(Z1、Z3；Z2、Z4；Z11、Z13；Z12、Z14)的存储栅极引线是并联的，并且其中，在列内，第一存储沟道引线或者第二选择沟道引线是并联的。5.按照权利要求4所述的半导体存储器，其特征在于，至少一列的驱动电路具有各一个其上有一条区选择栅极引线及两条区选择沟道引线的P沟道区选择晶体管(BT11、BT12)，其中，一条第一区选择沟道引线与一条通往一个存储单元的行导线(AG1、AG2)相连，并且其中，一条第二区选择沟道引线与第一传输沟道引线相连。6.按照权利要求5所述的半导体存储器，其特征在于，设有一条区选择控制导线(BLKN)，这条控制导线与区选择栅极引线相连，使区选择晶体管(BT11、...

【专利技术属性】
技术研发人员：W波克兰德特，H塞德拉克，HH维曼，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]