【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体动态随机存取存储器(“DRAM”)单元、阵列和/或器件以及控制和/或操作半导体存储器单元阵列和/或器件的方法；具体来说，在一个方面涉及半导体动态随机存取存储器(“DRAM”)单元、阵列和/或器件，其中该存储器单元包括其中存储有电荷的电浮置。
技术介绍
有许多不同类型和/或形式的DRAM单元，例如包括由存取晶体管和电容器构成的半导体存储器单元，其储存有代表双稳存储器状态的电荷。存取晶体管充当用于控制电容器的充电和放电以及读取和写入逻辑状态到电容器中的开关(即对电容器充电或放电)。尽管借助采用了“一个晶体管-一个电容器”存储器单元的DRAM器件，可实现相当大的集成密度，但是这样的器件倾向于受到存储器单元大小的限制和制约。关于此点，常规技术采用了堆叠和/或沟槽电容器方式，由此电容器被部分地设置于存取晶体管之上和/或之下。此外，采用“一个晶体管-一个电容器”存储器单元的DRAM器件趋向于使用与用于逻辑器件(例如微处理器)的生产工艺不相同和/或不兼容的生产工艺来制造。结果，“一个晶体管-一个电容器”存储器单元集成到逻辑器件中常常既复杂又昂贵。在于20...
【技术保护点】
一种半导体存储器阵列，包括：多个半导体动态随机存取存储器单元，以行和列的矩阵设置，每个半导体动态随机存取存储器单元包括至少一个晶体管，其具有：源区；漏区；体区，设置于源区和漏区之间且与之相邻，其中体区是电浮置 的；以及栅极，与体区间隔开且电容耦合至体区；其中每个晶体管包括代表体区中第一电荷的第一状态和代表体区中第二电荷的第二状态；以及其中半导体动态随机存取存储器单元的每一行包括关联源线，其仅连接到关联行的半导体动态随机存取 存储器单元。
【技术特征摘要】
【国外来华专利技术】US 2003-5-13 60/470,384;US 2003-5-13 60/470,318;US1.一种半导体存储器阵列，包括多个半导体动态随机存取存储器单元，以行和列的矩阵设置，每个半导体动态随机存取存储器单元包括至少一个晶体管，其具有源区；漏区；体区，设置于源区和漏区之间且与之相邻，其中体区是电浮置的；以及栅极，与体区间隔开且电容耦合至体区；其中每个晶体管包括代表体区中第一电荷的第一状态和代表体区中第二电荷的第二状态；以及其中半导体动态随机存取存储器单元的每一行包括关联源线，其仅连接到关联行的半导体动态随机存取存储器单元。2.权利要求1的半导体存储器阵列，其中半导体动态随机存取存储器单元的每一行的每个存储器单元包括单独位线，其连接到关联晶体管的漏区。3.权利要求2的半导体存储器阵列，其中第一行的每个存储器单元是通过将具有第一幅度的控制信号施加到第一行的每个存储器单元的晶体管的栅极、以及将具有第二幅度的控制信号施加到第一行的每个存储器单元的漏极而编程至第一数据状态。4.权利要求3的半导体存储器阵列，其中第一行的预定存储器单元是通过将具有第三幅度的控制信号施加到预定存储器单元的晶体管的栅极、将具有第四幅度的控制信号施加到预定存储器单元的漏极、以及将具有第五幅度的控制信号施加到该行的预定存储器单元的源极而编程至第二数据状态。5.权利要求4的半导体存储器阵列，其中通过将具有第三幅度的控制信号施加到预定存储器单元的晶体管的栅极、以及将具有第六幅度的控制信号施加到预定存储器单元的漏极，在预定存储器单元被编程至第二数据状态的同时，第一行的未选存储器单元被维持在第一数据状态中。6.权利要求5的半导体存储器阵列，其中第一行的所有存储器单元是通过将具有第七幅度的控制信号施加到预定存储器单元的晶体管的栅极、以及将具有第八幅度的控制信号施加到预定存储器单元的漏极来读取的。7.权利要求6的半导体存储器阵列，其中在第一行的存储器单元被读取的同时，第二行的所有存储器单元被维持在禁止状态中。8.权利要求6的半导体存储器阵列，其中通过将具有第九幅度的控制信号施加到第二行的存储器单元的晶体管的栅极，在第一行的存储器单元被读取的同时，第二行的所有存储器单元被维持在禁止状态中。9.权利要求1的半导体存储器阵列，其中半导体动态随机存取存储器单元的第一行的每个存储器单元与半导体动态随机存取存储器单元的第二行中的存储器单元共享漏区，其中存储器单元的第一行和第二行是相邻行。10.权利要求1的半导体存储器阵列，其中半导体动态随机存取存储器单元的第...
【专利技术属性】
技术研发人员：理查德费兰特，谢尔盖奥克霍宁，埃里克卡曼，米克尔布龙，
申请(专利权)人：矽利康创新ISi有限公司，
类型：发明
国别省市：CH[瑞士]
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