具有分段位线结构的存储器阵列制造技术

具有包括多个位线（例如３２ａ，３２ｂ）和多个位线段（例如，３２ａ１，３２ｂ２）的存储单元阵列（１０２）的集成存储电路装置，其中每个位线段被耦合至关联位线（３２ａ，３２ｂ）。所述存储单元阵列（１０２）进一步包括多个存储单元（１２），其中每个存储单元（１２）包括晶体管（１４），所述晶体管（１４）具有第一区、第二区、体区以及通过关联的字线段耦合至关联字线（２８）的栅极。第一组存储单元（１２）通过第一位线段（３２ａ１）耦合至第一位线（３２ａ），第二组存储单元（１２）通过第二位线段（３２ｂ１）耦合至第二位线（３２ｂ）。多个设置于每个位线段（３２ａ１，３２ｂ２）和其关联位线（３２ａ，３２ｂ）之间的隔离电路（１０４）响应性地将所述关联位线段（３２ａ１，３２ｂ２）连接到关联位线（３２ａ，３２ｂ）或使其从关联位线断开。

【技术实现步骤摘要】
【国外来华专利技术】
一方面，这里描述和示出的本专利技术涉及具有包括多个行和列的存储 单元阵列的集成电路装置以及用于控制和/或操作此装置的技术。更具体 地， 一方面，本专利技术涉及具有包括多个位线和多个位线段的存储单元阵列 的集成电路，其中多个位线段与每个位线关联，并且其中每个位线段包括 与其关联和连接的多个存储单元(例如，具有其中存储有电荷的电浮体的存储单元)；隔离电路选择性地且响应性地将关联位线段耦接至关联位线。
技术介绍
简要地，参照图1,存储单元阵列IO通常包拾没置为行和列的矩阵的多个存储单元12。行地址译码器使得一行或多行能够被读出电路系统 (例如，多个读出放大器)读出。列译码器响应于地址选择数据读出电路 系统的输出中的一个或多个。除了基于别的因素以外， 一种类型的动态随机存取存储单元基于 S0I晶体管的浮体效应(参见，例如，美国专利6, 969, 662 )。在这方面， 存储单元可由部分M (PD)或完4^尽(FD)的SOI晶体管(或形成于 体材料(bulk material) /基片中的晶体管)构成，所述晶体管具有沟道， 所述沟道邻近所述区体设置且通过栅极电介质与其分隔开。从设置于晶体管的体区之下的绝缘或非导电区(例如，在体型材料/基片中)来看，所 述晶体管的体区是电浮区。单元的状态由晶体管体区中的电荷浓度来确 定。参照图2A、 2B、 2C和2D,存储单元阵列10可包括多个存储单元 12，每个存储单元12由具有栅极16、电浮体区18、源极区20和漏极区 22的晶体管14构成。所述体区18设置于源极区20和漏极区22之间。 此外，所述体区18设置于区24上或区24的上方，所述区24可以是绝缘 区(例如用SOI材料)或非导电区(例如用体型材料)。所述绝缘或非导 电区可设置于基片26上。写入所选的存储单元或从所选的存储单元读取数据。在典型的实施中，源 线(30)为公共节点，虽然可对源线(30)进行类似的译码。作为响应， 电荷栽流子在电浮体区18中聚集或从电浮体区18中放出和/或排出，其 中，数据状态由电浮体区18内的载流子的量来限定。值得注意的是，半 导体存储装置专利申请的全部内容，包括例如其中所描述和示出的特点、 属性、结构、配置、材料、才支术和优点，均通过引用结合在本文中。如上所述，存储单元阵列10的存储单元12通过在例如N-沟道晶体 管的体区18中聚集或从其中发出/喷射出多数载流子(电子或空穴)34 而工作(参见，图3A和3B)。在这方面，通过例如源极区20和/或漏极 区22附近的碰撞电离在存储单元12的体区18内聚集多数载流子(在本 实例中为空穴)34代表逻辑高或1数据状态(参见，图3A)。通过 例如对源-体结和/或漏-体结施以正向偏压而从体区18放出或排出多数 载流子34代表逻辑低或0数据状态(参见，图3B)。值得注意的是，与更为传统的DRAM单元(即， 一个晶体管和一个 电容器)相比，浮体存储单元的优点在于，浮体存储单元不需要相关的电 容器来存储电荷。这有助于减小工艺复杂性并且可提供更小的存储单元占 用面积(footprint)-这样，用于实现这些存储单元的存储单元阵列的成 本低于常M储单元阵列的成本。存储单元阵列另 一个值得关注的问M功耗。由于电池供电产品的激增，对功耗降低的产品的需求变得尤为强烈。使用浮体存储器，功耗的 一个源头是刷新操作期间所消耗的功率。刷新操作涉及对单元状态进行读 取以及将该单元重写为所读取的状态。作为浮体内电荷随着时间的逐渐损 失的结果，刷新操作可能是必需的。在浮体阵列中，当向特定单元的节点 施加干扰电压时，电荷的损失率将增加。这些干扰电压在对共用阵列中的 行进行读写的时候产生。未被选择的行保持其栅极断开，但是由于施加到 共用位线的电压，所述行的漏极节点暴露于变化的电压。值得注意的是，上述干扰电压倾向于减小保持所存储的数据所需的 刷新间隔，由此增加了保持所存储的数据所需要的功耗。
技术实现思路
这里描述和示出了多个专利技术。这些专利技术并非局限于其任何单个方面 或实施例，也非局限于这些方面和/或实施例的任何组合和/或变更。此夕卜， 本专利技术的每一个方面和/或其实施例可以被单独釆用，或者与本专利技术的一 个或多个其它方面和/或实施例相结合来使用。为简要起见，本文将不对 诸多这些变更和组合进行单独的论述。在本专利技术的第一个基本方面，本专利技术针对一种包括存储单元阵列的 集成电路装置(例如，逻辑装置或分立存储装置)，所述存储单元阵列包括(1)多个位线；(2)多个位线段，其中至少两个位线段与每个位线关 联且其中每个位线段选择性以及响应性地耦合至其关联位线或从其关联 位线去耦合；(3)多个字线；以及(4)多个存储单元，其中每个存储单 元存储至少两个数据状态且包括晶体管。每个存储单元的每个晶体管包括 第一区(所述第一区连接到关联位线段)、第二区、设置于所述第一区和 第二区之间的体区以及设置于所述体区之上且耦合至关联字线的栅极。所 述集成电路装置包括通过第 一位线段耦合至第 一位线的第 一组存储单 元；通过第二位线段耦合至所述第一位线的第二组存储单元；通过第三位 线段耦合至第二位线的第三组存储单元；以及通过第四位线段耦合至所述 第二位线的第四组存储单元。根据本专利技术特定方面的集成电路装置还包括 第一电路系统，其耦合至所述第一和第二位线以读出存储在所述第一、第二、第三和第四组存储单元的存储单元中的数据状态。在一个实施例中，所述集成电路装置可包括多个隔离电路，其中每 个隔离电路与位线段关联且其中每个隔离电路被设置于所述关联位线段 和其关联位线之间。所述隔离电路响应性地将所述关联位线段连接到所述 关联位线或^吏其从所述关联位线断开。在一个实施例中，每个隔离电路包括第一晶体管(P型或N型晶体 管)，所述第一晶体管包括(i)连接到关联位线的第一区；(H )连接到 关联位线段的第二区；(iii)设置于所述第一区和第二区之间的体区；以 及(iv)设置于所述体区之上且被配置以接收控制信号的栅极。在另一个 实施例中，每个隔离电路进一步包括第二晶体管(P型或N型晶体管)， 所述第二晶体管包括(i)连接到关联位线段的第一区；(ii)连接到预 定电压的第二区；(iii )设置于所述第一区和第二区之间的体区；以及(iv) 设置于所述体区之上且被配置以接收控制信号的栅极。在另一个实施例中，每个隔离电路包括多个晶体管，所述晶体管包 括第一晶体管和第二晶体管，其中第一和第二晶体管^L设置为CMOS结构。所述隔离电路可进一步包括第三晶体管，所述第三晶体管包括(i)连接 到关联位线段的第一区；(n)连接到预定电压的第二区；(iii)设置于 所述第一区和第二区之间的体区；以及(iv)设置于所述体区之上且被配 置以接收控制信号的栅极。在本专利技术此方面的又一个实施例中，所述集成电路装置进一步包括 多个隔离电路，其中每个隔离电路与位线段关联且其中每个隔离电#设 置于所述关联位线段和其关联位线之间。所述多个隔离电路包括设置于 第一位线段和第一位线之间的第一隔离电路，以及设置于第二位线段和第 一位线之间的第二隔离电路。所述第一和第二隔离电#自包括晶体管， 所述晶体管包括(i)连接到第一位线的第一区；(ii)连接到关联位线 段的第二区；(iii)设置于第一本文档来自技高网...

【技术保护点】
一种集成电路装置，包括：　存储单元阵列，所述存储单元阵列包括：　多个位线；　多个位线段，其中至少两个位线段与每个位线关联，且其中每个位线段被选择性地以及响应性地耦合至其关联位线或从其关联位线去耦合；　多个字线；以及　 　多个存储单元，其中每个存储单元存储至少两个数据状态并且包括晶体管，其中所述晶体管包括：　连接到关联位线段的第一区；　第二区；　设置于所述第一区和第二区之间的体区；以及　设置于所述体区之上且耦合至关联字线的栅极； 　其中：　第一组存储单元通过第一位线段耦合至第一位线；　第二组存储单元通过第二位线段耦合至所述第一位线；　第三组存储单元通过第三位线段耦合至第二位线；以及　第四组存储单元通过第四位线段耦合至所述第二位线；以及　 　第一电路系统，耦合至所述第一和第二位线，用于读出存储在第一、第二、第三和第四组存储单元的存储单元中的数据状态。

【技术特征摘要】
【国外来华专利技术】US 2006-7-11 60/830,084;US 2007-6-26 11/821,8481. 一种集成电路装置，包括存储单元阵列，所述存储单元阵列包括多个位线；多个位线段，其中至少两个位线段与每个位线关联，且其中每个位线段被选择性地以及响应性地耦合至其关联位线或从其关联位线去耦合；多个字线；以及多个存储单元，其中每个存储单元存储至少两个数据状态并且包括晶体管，其中所述晶体管包括连接到关联位线段的第一区；第二区；设置于所述第一区和第二区之间的体区；以及设置于所述体区之上且耦合至关联字线的栅极；其中第一组存储单元通过第一位线段耦合至第一位线；第二组存储单元通过第二位线段耦合至所述第一位线；第三组存储单元通过第三位线段耦合至第二位线；以及第四组存储单元通过第四位线段耦合至所述第二位线；以及第一电路系统，耦合至所述第一和第二位线，用于读出存储在第一、第二、第三和第四组存储单元的存储单元中的数据状态。2. 如权利要求1所述的集成电路装置，进一步包括多个隔离电路，其 中每个隔离电路与位线段关联，且其中每个隔离电路设置在关联位线段和 其关联位线之间，其中所述隔离电路响应性地将所述关联位线段连接到所 述关联位线或使所述关联位线段从所述关联位线断开。3. 如权利要求2所述的集成电路装置，其中每个隔离电路包括第一晶 体管，所述第一晶体管包括(i)连接到关联位线的第一区；(ii)连接到关联位线段的第二区；(iii)设置于所述第一区和第二区之间的体区； 以及(iv)设置于所述体区之上且被配置用以接收控制信号的栅极。4. 如权利要求3所述的集成电路装置，其中每个隔离电路进一步包括 第二晶体管，所述第二晶体管包括(i )连接到关联位线段的第一区；(ii)连接到预定电压的第二区；(iii)设置于所述第一区和第二区之间的体区； 以及(iv)设置于所述体区之上且被配置用以接收控制信号的栅极。5. 如权利要求3所述的集成电路装置，其中(i)所述第一晶体管为 P型或N型晶体管；(ii)所述第二晶体管为P型或N型晶体管。6. 如权利要求2所述的集成电路装置，其中每个隔离电路包括多个晶 体管，所述晶体管包括第一晶体管和第二晶体管，其中第一和第二晶体管 被设置为CMOS结构。7. 如权利要求6所述的集成电路装置，其中每个隔离电路进一步包括 第三晶体管，所述第三晶体管包括(i )连接到关联位线段的第一区；(ii) 连接到预定电压的第二区；(iii)设置于所述第一区和第二区之间的体区； 以及(iv)设置于所述体区之上且被配置用以接收控制信号的栅极。8. 如权利要求1所述的集成电路装置，进一步包括多个隔离电路，其 中每个隔离电路与位线段关联，并且其中每个隔离电路设置在关联位线段 和其关联位线之间，其中第一隔离电路设置在第一位线段和第一位线之间； 第二隔离电路设置在第二位线段和第一位线之间；且 所述第一和第二隔离电^自包括晶体管，所述晶体管包括(i)连 接到第一位线的第一区；(ii)连接到关联位线段的第二区；Uii)设置 于所述第一区和第二区之间的体区；以及(iv)设置于所述体区之上且被 配置用以接收控制信号的栅极，其中所述第一和第二隔离电路的晶体管共 用所述第一区。9. 如权利要求8所述的集成电路装置，其中所述第一和第二隔离电路 的晶体管包括P型晶体管或N型晶体管。10. 如权利要求8所述的集成电路装置，其中所述第一和第二隔离电 路各自进一步包括箝位晶体管，所述箝位晶体管包括U)连接到关联位线段的第一区；(ii)连接到预定电压的第二区；(iii)设置于所述第一 区和第二区之间的体区；以及(iv)设置于所述体区之上且被配置用以接 收控制信号的栅极。11. 如权利要求l所述的集成电路装置，其中所述第一、第二、第三 和第四组存储单元中的每一组中的存储单元的数量等于或大于2。12. 如权利要求l所述的集成电路装置，其中所述第一、第二、第三 和第四组存储单元中的每一组中的存储单元的数量等于或大于4。13. —种集成电路装置，包括 存储单元阵列，所述存储单元阵列包括多个位线；多个位线段，其中至少两个位线段与每个位线关联，且其中每个 位线段被选择性以及响应性地耦合至其关联位线或从其关联位线去 耦合；多个字线；多个隔离电路，其中隔离电路设置在关联位线段和其关联位线之 间，并且其中所述隔离电路响应性地将所述关联位线段连接到所述关 联位线或使所述关联位线段从所述关联位线断开；排列成组的多个存储单元，其中每组存储单元连接到关联位线 段，并且其中每个存储单元存储有至少两个代表体区内的电荷量的数 据状态，每个存储单元包括晶体管，其中所述晶体管包括 连接到关联位线段的第 一 区； 第二区；设置于所述第一区和第二区之间的体区，其中所述体区是 电浮动的；以及设置于所述体区之上且耦合至关联字线的栅极；以及 第一电路系统，其耦合至位线，用以读出存储在所述存储单元中的数 据状态。14. 如权利要求13所述的集成电路装置，其中每个隔离电路包括第一晶体管，所述第一晶体管包括(i)连接到关联位线的第一区；(n)连接到关联位线段的第二区；(i ...

【专利技术属性】
技术研发人员：大卫菲施，米克尔布龙，
申请(专利权)人：矽利康创新ISI有限公司，
类型：发明
国别省市：CH[瑞士]