具有传感放大器和自定时锁存器的存储装置制造方法及图纸

存储装置（２０１）包括多个存储单元（２０３）、位线、字线、传感放大器（３１４）和自定时锁存器（２１５）。响应感测使能信号的传感放大器（３１４）用于感测和放大位线上的电压，其对应于从多个存储单元中所选择出的至少一个存储单元中存储的逻辑状态。隔离电路（３０６、３０８）连接在位线（２０５和２０７）和传感放大器（３１４）之间。隔离电路（３０６、３０８）大约在确定感测使能信号的同时，使从多个存储单元中所选择出的一个存储单元与传感放大器（３１４）隔离。自定时锁存器（２１５）与传感放大器（３１４）连接。自定时锁存器（２１５）不接收时钟信号并且仅仅响应于被放大的电压。

【技术实现步骤摘要】
【国外来华专利技术】
概括地说，本专利技术涉及集成电路，尤其涉及存储装置。
技术介绍
例如随机存取存储器(RAM)这一类的存储装置包括传感放大器，用于提供表示在与传感放大器连接在一列的存储单元中存储的值的信号。图1示出现有技术中的存储装置。存储器101包括具有多个存储单元的位元阵列103，每个存储单元用于存储一位数据。位元阵列103中的存储单元均与一对差分位线BL105和*BL107连接。阵列103中的每个单元与连接在行译码器109上的字线相连接。存储装置101还包括列逻辑111、传感放大器电路113、锁存器115和输出缓冲器117。列逻辑111包括预充电均衡电路、写入电路、列译码电路和隔离晶体管。锁存器115接收容量时钟定时信号，以使得锁存器115可以对来自传感放大器电路113的输出的数据进行采样。第二放大器电路113由感测使能信号启动。对于具有多个传感放大器电路和锁存器的存储装置来说，给每个锁存器提供时钟信号会给时钟产生电路带来很大负载，从而消耗了功率并且降低了时钟信号的性能。此外，使用时钟信号启动锁存器115需要在时钟信号和感测使能信号之间维持特定的设置和保持时间(holdtime)要求。存储装置性能的变化可能会导致不能对传感放大器电路113的输出进行锁存。此外，锁存器需要额外的电路来处理时钟信号。而且，具有具备时钟输入的锁存器电路还会在存储装置的操作中引入不必要的延迟。所需要的是改进的存储装置。附图说明通过参考附图，本领域技术人员可以更好地理解本专利技术，并且本专利技术的许多目的、特征和益处对于本领域技术人员来说是显而易见的。图1为现有技术中存储装置的方框图。图2为根据本专利技术存储装置的一个实施例的方框图。图3为部分图2中存储装置的一个实施例的方框图，根据本专利技术其包括传感放大器和自定时锁存器。图4为用于根据本专利技术存储装置的一个例的方案的定时图。图5为根据本专利技术集成电路的一个实施例的方框图。不同附图中使用的相同附图标记表示相同对象，除非另有说明。具体实施例方式下面详细描述实现本专利技术的模式。该描述旨在解释本专利技术而不应被视为限制。图2为根据本专利技术的存储装置的框图。存储装置201包括具有多个存储单元的位元阵列203，每个存储单元用于存储一位数据。在一个实施例中，存储装置201为SRAM存储器，并且位元阵列203的存储单元是6个晶体管SRAM单元。然而在其他实施例中，存储装置中可以使用其他类型的存储单元例如SRAM、DRAM、MRAM、闪存储器、ROM、EPROM、EEPROM、铁磁体或者其他类型的存储器。在某些实施例中，位元阵列203中的每个单元存储多个位。位元阵列203中的每一个存储单元均与一对差分位线BL205和*BL207连接。位元阵列203中的每个单元与字线(例如210)连接，该字线由行译码器209控制。行译码器209在其输入端接收行地址，其对该行地址进行译码来确定由行地址指定的字线。存储装置201还包括列逻辑211。在一个实施例中，列逻辑包括预充电均衡电路、写入电路、列译码电路和隔离晶体管(例如图3中的306和308)。列逻辑具有与列地址线连接的输入端，还具有与数据输入线连接的输入端，所述数据输入线用于将数据写入存储单元。在某些实施例中，列逻辑211还可以与多对位线连接，其中在所选择的列与传感放大器电路213连接时，列逻辑211起到列译码器的作用。在读取周期期间，传感放大器电路213放大本地数据线(例如，图3中的LDL305和*LDL307)中的差值，用于确定在位元阵列203中存储单元的存储元件中存储的一位的值。存储元件中存储的位值对应存储元件的逻辑状态。传感放大器电路213能够通过传感启动信号放大本地数据线中的差值。存储装置201包括自定时锁存器215。自定时锁存器215是将传感放大器电路213提供的数据进行存储的数据存储装置。在一个实施例中，自定时锁存器215仅响应于接收来自于传感放大器电路213的被放大的差分数据信号而存储数据。自定时锁存器215并不是没有用于时钟信号的输入端。自定时锁存器215的输出端提供给输出缓冲器，该输出缓冲器提供表示在所选择的存储单元中存储的位值的缓冲数据输出信号。图3为示出传感放大器电路213、自定义锁存器215和列逻辑211的一部分309(此后称为“电路部分309”)的实施例的示意图。电路部分309包括两个隔离晶体管306和308用于将位线BL205和*BL207与传感放大器电路213隔离开。信号线前面的“*”表示该信号线是与该信号线名字相同但不带“*”的信号线的逻辑补码。隔离晶体管306和308由隔离控制信号(CD)控制。在某些实施例中，隔离控制信号(CD)由列逻辑211的列译码器(未示出)提供并且是来自于提供给列逻辑211的列地址的译码信号。电路部分309还包括用于对本地数据线LDL305和*LDL307进行预充电的预充电均衡电路312。在隔离晶体管306和308上与位线相对的侧上具有预充电均衡电路312，使得能够在写入周期期间对位元阵列203的单元进行写入的同时，对传感放大器电路213中的传感放大器314进行预充电。传感放大器314包括一对交叉连接的倒相器318和320。倒相器318由晶体管317和319构成，倒相器320由晶体管315和321形成。晶体管319和321都包括与晶体管323的电流电极连接的电流电极。晶体管323在其控制电极上接收感测使能信号。传感放大器314响应于感测使能信号的确定，对本地数据线LDL305和*LDL307之间的电压差值进行放大。在一个实施例中，当确定感测使能信号时，传感放大器314根据经由位线和晶体管306和308得到的来自于阵列203的选定位元的差分数据信号，感测哪个本地数据线(LDL305或*LDL307)具有较低电平。然后传感放大器314将该本地数据线驱动为电源端子VSS的电压，并且将另一个本地数据线驱动为电源端子VDD的电压，从而提供被放大的差分数据信号。在示出的实施例中，传感放大器电路213还包括缓冲器(例如倒相器327和325)用于使传感放大器314与自定时锁存器215隔离开。在其他实施例中，传感放大器电路213不包括缓冲器。在又一个实施例中，使用非倒相的缓冲器，而不是倒相缓冲器327和325。自定时锁存器215包括晶体管337和335，晶体管337和335的控制电极分别与数据线DL311和*DL313连接。晶体管337和335都包括与交叉连接的倒相器331和333连接的电流端子。自定时锁存器215在其输出端输出数据，该输出端与倒相器331的输出端和倒相器333的输入端连接。自定时锁存器215响应于接收到被放大的差分数据，而在其输出端(数据输出)提供一值，该值与差分数据线DL311和*DL313上接收的被放大的差分数据信号的值相对应。图4示出在两个读取周期期间用于图3中电路的时序图的一个实施例。标为读取“1”周期的时序图部分表示出在位阵列203中的一个选定存储单元的一个读取周期期间，各节点、信号和数据线的电压值，所述选定存储单元具有指示数值“1”的存储逻辑状态。标为读取“0”周期的时序图部分表示出在位阵列203中的一个选定存储单元的一个读取周期期间，各节点、信号和数据线的电压值，所述选定存储单元具有指示数值“0”的存储逻本文档来自技高网...

【技术保护点】
一种存储装置，包括：　　　　多个存储单元，该多个存储单元中的每一个均与位线连接；　　　　传感放大器，其响应于确定感测使能信号，对经由位线来自于从多个存储单元中所选择出的一个存储单元的数据信号进行放大，从而提供放大数据信号；　　　　隔离电路，连接在位线和传感放大器之间，所述隔离电路用于大约在确定感测使能信号的同时，使从多个存储单元中所选择出的一个存储单元和传感放大器隔离开；以及　　　　与传感放大器连接的自定时存储装置，用于仅仅响应于所述放大数据信号来存储与所述放大数据信号相对应的数据。

【技术特征摘要】
【国外来华专利技术】US 2003-4-11 10/412,4901.一种存储装置，包括多个存储单元，该多个存储单元中的每一个均与位线连接；传感放大器，其响应于确定感测使能信号，对经由位线来自于从多个存储单元中所选择出的一个存储单元的数据信号进行放大，从而提供放大数据信号；隔离电路，连接在位线和传感放大器之间，所述隔离电路用于大约在确定感测使能信号的同时，使从多个存储单元中所选择出的一个存储单元和传感放大器隔离开；以及与传感放大器连接的自定时存储装置，用于仅仅响应于所述放大数据信号来存储与所述放大数据信号相对应的数据。2.根据权利要求1的存储装置，其中所述存储装置是在集成电路上实现的。3.根据权利要求1的存储装置，其中存储装置特征在于其为静态随机存取存储器(SRAM)。4.根据权利要求1的存储装置，其中所述数据信号为差分数据信号；所述放大数据信号为被放大的差分数据信号；所述传感放大器包括一对交叉连接的倒相器，连接该对交叉连接的倒相器以便响应于感测使能信号来放大所述差分数据信号，从而提供被放大的差分数据信号。5.根据权利要求1的存储装置，其中所述自定时存储装置包括第一晶体管，具有第一电流电极、与电源电压端子连接的第二电流电极、和与第一数据线连接的控制电极；第二晶体管，具有第一电流电极、与电源电压端子连接的第二电流电极、和与第二数据线连接的控制电极；第一倒相器，具有与第一晶体管的第一电流电极连接的输入端、和与第二晶体管的第一电流电极连接的输出端；第二倒相器，具有与第二晶体管的第一电流电极连接的输入端、和与第一晶体管的第一电流电极连接的输出端。6.根据权利要求1的存储装置，其中所述传感放大器包括第一晶体管，具有与第一电源电压端子连接的第一电流电极连、与第一数据线连接的第二电流电极、和控制电极；第二晶体管，具有与第一晶体管的第二电流电极连接的第一电流电极、第二电流电极、和与第一晶体管的控制电极连接的控制电极；第三晶体管，具有与第一电源电压端子连接的第一电流电极、与第一晶体管的控制电极和第二数据线连接的第二电流电极、和与第一晶体管的第二电流电极连接的控制电极；第四晶体管，具有与第三晶体管的第二电流电极连接的第一电流电极、第二电流电极、和与第三晶体管的控制电极连接的控制电极；第五晶体管，具有与第二晶体管和第四晶体管两者的第二电流电极连接的第一电流电极、与第二电源电压端子连接的第二电流电极、和用于接收感测使能信号的控制电极。7.根据权利要求1的存储装置，其中所述数据信号为第一位线和第二位线上提供的差分数据信号，并且所述隔离电路还包括第一隔离晶体管，用于有选择地将第一位线连接到第一数据线；以及第二隔离晶体管，用于有选择地将第二位线连接到第二数据线。8.根据权利要求7的存储装置，其中所述传感放大器与第一数据线和第二数据线连接，所述第一隔晶体管用于有选择地将第一位线连接到传感放大器上，所述第二隔离晶体管用于有选择地将第二位线连接到传感放大器上。9.根据权利要求7的存储装置，还包括与第一和第二数据线连接的预充电电路，该预充电电路用于在确定感测使能信号之前对第一和第二数据线进行预充电。10.根据权利要求7的存储装置，还包括第一倒相器，具有与第一数据线连接的输入端、和与自定时存储装置的第一输入端连接的输出端；第二倒相器，具有与第二数据线连接的输入端、和与自定时存储装置的第二输入端连接的输出端。11.根据权利要求10的存储装置，其中所述自定时存储装置包括第一晶体管，具有第一电流电极、与电源电压端子连接的第二电流电极、和与第一数据线连接的控制电极；第二晶体管，具有第一电流电极、与电源电压端子连接的第二电流电极、和与第二数据线连接的控制电极；第一倒相器，具有与第一晶体管的第一电流电极连接的输入端、和与第二晶体管的第一电流电极连接的输出端；以及第二倒相器，具有与第二晶体管的第一电流电极连接的输入端、和与第一晶体管的第一电流电极连接的输出端。12.一种存储装置...

【专利技术属性】
技术研发人员：杰利米亚TC帕默尔，佩里H派莱伊三世，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：US[美国]