【技术实现步骤摘要】
相关申请案交叉参照本申请案主张优先于2002年3月27日提出申请的临时专利申请案第60/368,392号并主张该临时专利申请案的申请日期的权利。 专利技术
技术介绍
领域本专利技术涉及集成电路，更具体而言，本专利技术涉及用于信息存储及检索中的集成电路。
技术介绍
三十多年来，半导体工业已经能够利用以穆尔定律为依据的比例缩放技术。存储芯片密度的持续提高及随之而来的单片存储容量的持续提高，已使人们能够开发出诸如移动计算及通信所用的便携式电子装置等新产品。假若没有高密度存储器，就不可能会有诸如蜂窝电话、个人数字助理(PDA)、掌上型计算机、甚至膝上型计算机等装置。在此等便携式装置的使用中，功耗已成为一重要因素。功耗会影响电池寿命功耗越低，电池寿命越长。静态随机存取存储器(SRAM)已成为便携式装置的一重要部件，其原因是与需要实施定期刷新操作来防止存储内容丢失的动态RAM(DRAM)相比，SRAM的功耗更低且速度通常更快。目前，16Mb SRAM及256Mb DRAM在市面上有售。对于需要使用SRAM的便携式装置应用而言，非常期望具有低待机电流，以便延长电池寿命。否则，若电池电能很快耗尽，则可能会限制便携式装置的使用并还可能会给这些装置的用户带来(举例而言)需携带备用电池之不便。在当前的一代便携式装置中，便携式装置的待机电流通常为5-10微安(10-6A)。而理想的情况是待机电流为零，且待机电流越低越好。待机电流具有若干分量，其中一个最显著的分量是因存储单元中的泄漏电流而引起。随着所期望的便携式装置存储容量的增大，抑制泄漏电流变得日益重要。遗憾的是，每当根据一物理定律开...
【技术保护点】
一种集成电路，其包括： 一第一ＮＭＯＳ晶体管； 一第一ＰＭＯＳ晶体管； 一第二ＮＭＯＳ晶体管； 一第二ＰＭＯＳ晶体管； 一耦合至所述第一ＮＭＯＳ晶体管的一第一源极／漏极的第一偏压节点； 一耦合至所述第二ＰＭＯＳ的一第一源极／漏极的第二偏压节点； 一耦合至所述第一ＰＭＯＳ晶体管的一栅极的第三偏压节点； 一耦合至所述第二ＮＭＯＳ晶体管的一栅极的第四偏压节点； 一将所述第一ＮＭＯＳ晶体管的一第二源极／漏极耦合至所述第一ＰＭＯＳ晶体管的一第一源极／漏极的上拉节点； 一将所述第二ＰＭＯＳ晶体管的一第二源极／漏极耦合至所述第二ＮＭＯＳ晶体管的一第一源极／漏极的下拉节点； 一输入节点； 一将所述第一ＰＭＯＳ晶体管的一第二源极／漏极耦合至所述第二ＮＭＯＳ晶体管的一第二源极／漏极的存储节点； 一输出节点； 一输入开关，其耦合用于以可控方式将一输入数据值自所述输入节点传送至所述第一ＮＭＯＳ晶体管的一栅极及所述第二ＰＭＯＳ晶体管的一栅极；及 一输出开关，其耦合用于以可控方式将一所存储数据值自所述存储节点传送至所述输出节...
【技术特征摘要】
US 2002-3-27 60/368,3921.一种集成电路，其包括一第一NMOS晶体管；一第一PMOS晶体管；一第二NMOS晶体管；一第二PMOS晶体管；一耦合至所述第一NMOS晶体管的一第一源极/漏极的第一偏压节点；一耦合至所述第二PMOS的一第一源极/漏极的第二偏压节点；一耦合至所述第一PMOS晶体管的一栅极的第三偏压节点；一耦合至所述第二NMOS晶体管的一栅极的第四偏压节点；一将所述第一NMOS晶体管的一第二源极/漏极耦合至所述第一PMOS晶体管的一第一源极/漏极的上拉节点；一将所述第二PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第一源极/漏极的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第二源极/漏极的存储节点；一输出节点；一输入开关，其耦合用于以可控方式将一输入数据值自所述输入节点传送至所述第一NMOS晶体管的一栅极及所述第二PMOS晶体管的一栅极；及一输出开关，其耦合用于以可控方式将一所存储数据值自所述存储节点传送至所述输出节点。2.如权利要求1所述的集成电路，其中所述第一偏压节点与所述第三偏压节点相耦合，以便彼此之间成等电位；及其中所述第二偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。3.如权利要求1所述的集成电路，其中所述第三偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。4.如权利要求1所述的集成电路，其中所述输入开关与所述输出开关可控制并可相互合作，以便在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一输入数据值自所述输入节点传送至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及在所述输入开关将所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极与所述输入节点隔离的同时，所述输出开关将一所存储数据值自所述存储节点传送至所述输出节点。5.如权利要求1所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；及其中所述第二PMOS晶体管的栅极耦合至所述存储节点。6.如权利要求1所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；其中所述第二PMOS晶体管的栅极耦合至所述存储节点；其中所述输入开关与所述输出开关可控制并相互协同，以便在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一输入数据值自所述输入节点传送至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及在所述输入开关将所述存储节点与所述输入节点隔离的同时，所述输出开关将一输出数据值自所述存储节点传送至所述输出节点。7.如权利要求1所述的集成电路，其中所述第一及第二NMOS晶体管为耗尽型晶体管；及其中所述第一及第二PMOS晶体管为耗尽型晶体管。8.如权利要求1所述的集成电路，其中所述第一及第二NMOS晶体管为耗尽型晶体管；其中所述第一及第二PMOS晶体管为耗尽型晶体管；其中所述输入开关包含至少一个增强型晶体管；及其中所述输出开关包含至少一个增强型晶体管。9.如权利要求1所述的集成电路，其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。10.如权利要求9所述的集成电路，其中所述输入开关包含一增强型输入晶体管。11.如权利要求9所述的集成电路，其中所述输入开关包含一NMOS增强型输入晶体管。12.如权利要求1所述的集成电路，其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。13.如权利要求12所述的集成电路，其中所述输入开关包含一增强型输入晶体管。14.如权利要求12所述的集成电路，其中所述输入开关包含一NMOS增强型输入晶体管。15.如权利要求12所述的集成电路，其中所述输入开关包含一耗尽型输入晶体管。16.如权利要求12所述的集成电路，其中所述输入开关包含一NMOS耗尽型输入晶体管。17.如权利要求1所述的集成电路，其进一步包括一包含所述输入节点的写入位线。18.如权利要求1所述的集成电路，其中所述输出开关包含一第一输出晶体管，及一第二输出晶体管，及一放电路径，所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，所述第二输出晶体管具有一第二源极/漏极耦合至所述输出节点并具有一栅极用作一输出开关控制端子。19.如权利要求18所述的集成电路，其中所述第一及第二输出晶体管为增强型晶体管。20.如权利要求18所述的集成电路，其中所述第一及第二输出晶体管为NMOS增强型晶体管。21.如权利要求18所述的集成电路，其中所述第一及第二输出晶体管为耗尽型晶体管。22.如权利要求18所述的集成电路，其中所述第一及第二输出晶体管为一NMOS耗尽型晶体管。23.如权利要求1所述的集成电路，其进一步包括一包含所述输出节点的读取位线。24.如权利要求1所述的集成电路，其进一步包括一包含所述输出节点的读取位线；一参考电压源；其中所述输出开关包含，一第一输出晶体管，及一第二输出晶体管，及一放电路径，所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线并具有一栅极用作一输出开关控制端子；一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。25.如权利要求1所述的集成电路，其进一步包括一包含所述输入节点的写入位线；一包含所述输出节点的读取位线；一参考电压源；其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述写入位线、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子；其中所述输出开关包括，一第一输出晶体管，及一第二输出晶体管，及一放电路径，所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线、并具有一栅极用作一输出开关控制端子；一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。26.如权利要求1所述的集成电路，其进一步包括一包含所述输入节点的写入位线；一包含所述输出节点的读取位线；及仅耦合至所述读取位线的预充电电路。27.一种集成电路，其包括一第一NMOS晶体管；一第一PMOS晶体管；一第二NMOS晶体管；一第二PMOS晶体管；一耦合至所述第一NMOS晶体管的一第一源极/漏极的第一偏压节点；一耦合至所述第二PMOS晶体管的一第一源极/漏极的第二偏压节点；一耦合至所述第一PMOS晶体管的一栅极的第三偏压节点；一耦合至所述第二NMOS晶体管的一栅极的第四偏压节点；一将所述第一NMOS晶体管的一第二源极/漏极耦合至所述第一PMOS晶体管的一第一源极/漏极的上拉节点；一将所述第二PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第一源极/漏极的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二源极/漏极耦合至所述第二NMOS晶体管的一第二源极/漏极的存储节点；一输出节点；一输入开关，其耦合用于以可控方式将一可具有多个规定的输入信号电压电平中任一电压电平的数据输入信号自所述输入节点传送至所述第一NMOS晶体管的一栅极及所述第二PMOS晶体管的一栅极；限制电路，其耦合用于将所述存储节点限制至一由一最新数据输入信号电压电平确定的规定存储节点电压电平；及一输出开关，其耦合用于以可控方式将一表示所述已确定的存储节点电压电平的数据输出信号自所述存储节点传送至所述输出节点。28.如权利要求27所述的集成电路，其中所述第一偏压节点与所述第三偏压节点相耦合，以便彼此之间成等电位；及其中所述第二偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。29.如权利要求27所述的集成电路，其中所述第三偏压节点与所述第四偏压节点相耦合，以便彼此之间成等电位。30.如权利要求27所述的集成电路，其中所述输入开关与所述输出开关可控制并相互协同，以便在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一数据输入信号传送至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及在所述输入开关将所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极与所述输入节点隔离的同时，所述输出开关将一数据输出信号传送至所述输出节点。31.如权利要求27所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；及其中所述第二PMOS晶体管的栅极耦合至所述存储节点。32.如权利要求27所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；其中所述第二PMOS晶体管的栅极耦合至所述存储节点；其中所述输入开关与所述输出开关可控制并相互协同，以便在所述输出开关将所述存储节点与所述输出节点隔离的同时，所述输入开关将一数据输入信号传送至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及在所述输入开关将所述存储节点与所述输入节点隔离的同时，所述输出开关将一数据输出信号传送至所述输出节点。33.如权利要求27所述的集成电路，其中所述第一及第二NMOS晶体管为耗尽型晶体管；及其中所述第一及第二PMOS晶体管为耗尽型晶体管。34.如权利要求27所述的集成电路，其中所述第一及第二NMOS晶体管为耗尽型晶体管；其中所述第一及第二PMOS晶体管为耗尽型晶体管；其中所述输入开关包含至少一个增强型晶体管；及其中所述输出开关包含至少一个增强型晶体管。35.如权利要求27所述的集成电路，其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。36.如权利要求35所述的集成电路，其中所述输入开关包含一增强型输入晶体管。37.如权利要求35所述的集成电路，其中所述输入开关包含一NMOS增强型输入晶体管。38.如权利要求27所述的集成电路，其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述输入节点、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子。39.如权利要求38所述的集成电路，其中所述输入开关包含一增强型输入晶体管。40.如权利要求38所述的集成电路，其中所述输入开关包含一NMOS增强型输入晶体管。41.如权利要求38所述的集成电路，其中所述输入开关包含一耗尽型输入晶体管。42.如权利要求38所述的集成电路，其中所述输入开关包含一NMOS耗尽型输入晶体管。43.如权利要求27所述的集成电路，其进一步包括一包含所述输入节点的写入位线。44.如权利要求27所述的集成电路，其中所述输出开关包含一第一输出晶体管，及一第二输出晶体管，及一放电路径，所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，所述第二输出晶体管具有一第二源极/漏极耦合至所述输出节点、并具有一栅极用作一输出开关控制端子。45.如权利要求44所述的集成电路，其中所述输出开关所述输出信号包含一放电路径信号。46.如权利要求44所述的集成电路，其中所述第一及第二输出晶体管为增强型晶体管。47.如权利要求44所述的集成电路，其中所述第一及第二输出晶体管为NMOS增强型晶体管。48.如权利要求47所述的集成电路，其中所述第一及第二输出晶体管为耗尽型晶体管。49.如权利要求44所述的集成电路，其中所述第一及第二输出晶体管为一NMOS耗尽型晶体管。50.如权利要求44所述的集成电路，其中所述第一输出晶体管为一PMOS晶体管；及其中所述第二输出晶体管为一NMOS晶体管。51.如权利要求27所述的集成电路，其进一步包括一包含所述输出节点的读取位线。52.如权利要求27所述的集成电路，其进一步包括一包含所述输出节点的读取位线；一参考电压源；其中所述输出开关包含，一第一输出晶体管，及一第二输出晶体管，及一放电路径，所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线、并具有一栅极用作一输出开关控制端子；一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。53.如权利要求52所述的集成电路，其中所述第一输出晶体管为一PMOS晶体管；及其中所述第二输出晶体管为一NMOS晶体管。54.如权利要求27所述的集成电路，其进一步包括一包含所述输入节点的写入位线；一包含所述输出节点的读取位线；一参考电压源；其中所述输入开关包含一输入晶体管，该输入晶体管具有一第一源极/漏极耦合至所述写入位线、具有一第二源极/漏极耦合至所述存储节点、所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极、并具有一栅极用作一输入开关控制端子；其中所述输出开关包括，一第一输出晶体管，及一第二输出晶体管，及一放电路径，所述第一输出晶体管具有一第一源极/漏极耦合至所述放电路径、具有一第二源极/漏极耦合至所述第二输出晶体管的一第一源极/漏极并具有一栅极耦合至所述存储节点，所述第二输出晶体管具有一第二源极/漏极耦合至所述读取位线、并具有一栅极用作一输出开关控制端子；一感测放大器，其用于感测一参考电压电平与一读取位线电压电平之差。55.如权利要求54所述的集成电路，其中所述第一输出晶体管为一PMOS晶体管；及其中所述第二输出晶体管为一NMOS晶体管。56.如权利要求27所述的集成电路，其中所述限制电路包括一开关，该开关经耦合用于在所述存储节点达到所述已确定的存储节点电压电平时作出响应而将所述第一NMOS晶体管关断。57.如权利要求27所述的集成电路，其中所述限制电路包括一开关，该开关经耦合用于通过如下方式将所述存储节点箝位于所述已确定的存储节点电压电平在所述存储节点低于所述已确定的存储节点电压电平时，导通所述第一NMOS晶体管；及如果所述存储节点开始升高至所述已确定的存储节点电压电平以上，则关断所述第一NMOS晶体管。58.如权利要求27所述的集成电路，其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述第二节点的栅极。59.如权利要求27所述的集成电路，其中所述输入开关耦合用于向所述存储节点提供所述数据输入信号；及其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述下拉节点的栅极。60.如权利要求27所述的集成电路，其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述下拉节点的栅极；及其中所述输入开关耦合用于向所述第五晶体管的第二源极/漏极提供所述输入数据信号。61.如权利要求27所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；及其中所述第二PMOS晶体管的栅极耦合至所述存储节点。62.如权利要求27所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；其中所述第二PMOS晶体管的栅极耦合至所述存储节点；其中所述限制电路包含一第五晶体管，该第五晶体管具有一耦合至所述第一NMOS晶体管的栅极的第一源极/漏极、一耦合至所述存储节点的第二源极/漏极、及一耦合至所述下拉节点的栅极；及其中所述输入开关通过所述第五晶体管耦合至所述第一NMOS晶体管的栅极。63.如权利要求27所述的集成电路，其中所述多个规定的输入电压电平包含多个规定的离散输入电压电平。64.如权利要求27所述的集成电路，其中所述限制电路包括一开关，该开关经耦合用于通过如下方式将所述存储节点箝位于所述已确定的存储节点电压电平，在一下拉节点电压存储节点低于一最新的数据输入电压电平时，导通所述第一NMOS晶体管；及如果所述下拉节点开始升高至所述最新数据输入电压电平以上，则关断所述第一NMOS晶体管。65.如权利要求27所述的集成电路，其中所述第一NMOS晶体管的栅极耦合至所述存储节点；其中所述第二PMOS晶体管的栅极耦合至所述存储节点；其中所述限制电路包括一开关，该开关耦合用于通过如下方式将所述存储节点箝位于所述已确定的存储电压电平，在一下拉节点电压存储节点低于一最新的数据输入电压电平时，导通所述第一NMOS晶体管；及如果所述下拉节点开始升高至所述最新数据输入电压电平以上，则关断所述第一NMOS晶体管。66.如权利要求27所述的集成电路，其进一步包括一包含所述输入节点的写入位线；一包含所述输出节点的读取位线；及仅耦合至所述读取位线的预充电电路。67.一种存取一集成电路的方法，该集成电路包括一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括向所述第一偏压节点提供一电源偏压；向所述第二偏压节点提供一有效接地偏压；向所述第一PMOS晶体管的一栅极提供所述电源偏压；向所述第二NMOS晶体管的一栅极提供所述有效接地偏压；及将一具有一第一电压电平或一第二电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；其中一第一电压电平数字输入信号使所述第一NMOS晶体管及所述第一PMOS晶体管导通并使所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压；及其中一第二电压电平数字输入信号使所述第二NMOS晶体管及所述第二PMOS晶体管导通并使所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压。68.如权利要求67所述的方法，其进一步包括在所述施加步骤之后，感测所述存储节点的一电压电平。69.如权利要求67所述的方法，其进一步包括在所述施加步骤之后，如果所述施加步骤施加一第一电压电平数字输入信号，则在所述第一NMOS晶体管及所述第一PMOS晶体管导通且所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平；及如果所述施加步骤施加一第二电压电平数字输入信号，则在所述第二NMOS晶体管及所述第二PMOS晶体管导通且所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平。70.如权利要求67所述的集成电路，其中所述第一电压电平为所述电源电压电平；及其中所述第二电压电平为所述有效接地电压电平。71.一种存取一集成电路的方法，该集成电路包括一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括向所述第一偏压节点提供一电源偏压；向所述第二偏压节点提供一有效接地偏压；向所述第一PMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；向所述第二NMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；及将一具有一第一电压电平或一第二电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；其中一第一电压电平数字输入信号使所述第一NMOS晶体管及所述第一PMOS晶体管导通并使所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压；及其中一第二电压电平数字输入信号使所述第二NMOS晶体管及所述第二PMOS晶体管导通并使所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压。72.如权利要求71所述的方法，其进一步包括在所述施加步骤之后，感测所述存储节点的一电压电平。73.如权利要求71所述的方法，其进一步包括在所述施加步骤之后，如果所述施加步骤施加一第一电压电平数字输入信号，则在所述第一NMOS晶体管及所述第一PMOS晶体管导通且所述第二NMOS晶体管及所述第二PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平；及如果所述施加步骤施加一第二电压电平数字输入信号，则在所述第二NMOS晶体管及所述第二PMOS晶体管导通且所述第一NMOS晶体管及所述第一PMOS晶体管承受反偏压的同时，感测所述存储节点的一电压电平。74.如权利要求71所述的集成电路，其中所述第一电压电平为所述电源电压电平；及其中所述第二电压电平为所述有效接地电压电平。75.如权利要求71所述的集成电路，其中所述第一电压电平为所述电源电压电平；其中所述第二电压电平为所述有效接地电压电平；及其中所述参考电压电平位于所述电源偏压电平与所述有效接地偏压电平的中间。76.一种在一集成电路中存储一数据值的方法，该集成电路包括一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将数据输入信号信息自所述输入节点传送至所述存储节点的输入开关；及一用于将数据输出信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括向所述第一PMOS晶体管的一栅极提供一第三偏压；向所述第二NMOS晶体管的一栅极提供一第四偏压；及在使用所述输出开关将所述存储节点与所述输出节点隔离的同时，使用所述输入开关将数据输入信号信息自所述输入节点传送至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点。77.如权利要求76所述的方法，其中所述第一及第三偏压电平相同；及其中所述第二及第四偏压电平相同。78.如权利要求76所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；及其中所述第四偏压电平介于所述第一与第二偏压电平之间。79.如权利要求76所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；其中所述第四偏压电平介于所述第一与第二偏压电平之间；及其中所述第三与第四偏压电平相同。80.如权利要求76所述的方法，其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平数据信号变迁而变为反偏压的电压电平；及其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平数据信号变迁而变为反偏压的电压电平。81.一种在一集成电路中检索一数据值的方法，该集成电路包括一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将数据输入信号信息自所述输入节点传送至所述存储节点的输入开关；及一用于将数据输出信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括向所述第一PMOS晶体管的一栅极提供一第三偏压；向所述第二NMOS晶体管的一栅极提供一第四偏压；及在使用所述输入开关将所述存储节点与所述输入节点隔离的同时，使用所述输出开关将数据输出信号信息自所述存储节点传送至所述输出节点。82.如权利要求81所述的方法，其中所述第一与第三偏压电平相同；及其中所述第二与第四偏压电平相同。83.如权利要求81所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；及其中所述第四偏压电平介于所述第一与第二偏压电平之间。84.如权利要求81所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；其中所述第四偏压电平介于所述第一与第二偏压电平之间；及其中所述第三与第四偏压电平相同。85.如权利要求81所述的方法，其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平输入数据变迁而变为反偏压的电压电平；及其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平输入数据变迁而变为反偏压的电压电平。86.一种存取一集成电路的方法，该集成电路包括一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括向所述第一偏压节点提供一电源偏压；向所述第二偏压节点提供一有效接地偏压；向所述第一PMOS晶体管的一栅极提供所述电源偏压；向所述第二NMOS晶体管的一栅极提供所述有效接地偏压；及将一具有多个个别电压电平中任一电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；根据所述下拉节点的电压来调节所述第一NMOS晶体管的导通，以将所述存储节点限制至一由所施加的所述数字输入信号的个别电压电平所确定的电压电平。87.如权利要求86所述的方法，其进一步包括在所述施加步骤之后，感测所述存储节点的一电压电平。88.一种存取一集成电路的方法，该集成电路包括一具有一耦合至一第一偏压节点的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压节点的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点，该方法包括向所述第一偏压节点提供一电源偏压；向所述第二偏压节点提供一有效接地偏压；向所述第一PMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；向所述第二NMOS晶体管的一栅极提供一介于所述电源偏压电平与所述有效接地偏压电平之间的参考电压电平；及将一具有多个个别电压电平中任一电压电平的数字输入信号施加至所述第一NMOS晶体管的栅极、所述第二PMOS晶体管的栅极及所述存储节点；根据所述下拉节点的电压来调节所述第一NMOS晶体管的导通，以将所述存储节点限制至一由所施加的所述数字输入信号的个别电压电平所确定的电压电平。89.如权利要求88所述的方法，其进一步包括在所述施加步骤之后，感测所述存储节点的一电压电平。90.一种在一集成电路中存储一数据值的方法，该集成电路包括一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将输入数据信号信息自所述输入节点传送至所述存储节点的输入开关；及一耦合用于将输出数据信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括向所述第一PMOS晶体管的一栅极提供一第三偏压；向所述第二NMOS晶体管的一栅极提供一第四偏压；及在使用所述输出开关将所述存储节点与所述输出节点隔离的同时，使用所述输入开关将输入数据信号信息自所述输入节点传送至所述第一NMOS晶体管的栅极及所述第二PMOS晶体管的栅极；及将所述存储节点限制至一由一最新输入数据信号电压电平所确定的规定的存储节点电压电平。91.如权利要求90所述的方法，其中所述第一与第三偏压电平相同；及其中所述第二与第四偏压电平相同。92.如权利要求90所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；及其中所述第四偏压电平介于所述第一与第二偏压电平之间。93.如权利要求90所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；其中所述第四偏压电平介于所述第一与第二偏压电平之间；及其中所述第三与第四偏压电平相同。94.如权利要求90所述的方法，其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平数据信号变迁而变为反偏压的电压电平；及其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平数据信号变迁而变为反偏压的电压电平。95.如权利要求90所述的方法，其中所述规定的存储电压电平进一步取决于一存储节点电压电平与所述下拉节点的一电压电平之差。96.一种在一集成电路中检索一数据值的方法，该集成电路包括一具有一耦合至一第一偏压电平的第一源极/漏极(S/D)的第一NMOS晶体管；一第一PMOS晶体管；一将所述第一NMOS晶体管的一第二S/D耦合至所述第一PMOS晶体管的一第一S/D的上拉节点；一第二NMOS晶体管；一具有一耦合至一第二偏压电平的第一S/D的第二PMOS晶体管；一将所述第二PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第一S/D的下拉节点；一输入节点；一将所述第一PMOS晶体管的一第二S/D耦合至所述第二NMOS晶体管的一第二S/D、并将所述第一NMOS晶体管的一栅极耦合至所述第二PMOS晶体管的一栅极的存储节点；一输出节点；一耦合用于将输入数据信号信息自所述输入节点传送至所述存储节点的输入开关；及一耦合用于将输出数据信号信息自所述输出节点传送至所述存储节点的输出开关，该方法包括向所述第一PMOS晶体管的一栅极提供一第三偏压；向所述第二NMOS晶体管的一栅极提供一第四偏压；及在使用所述输入开关将所述存储节点与所述输入节点隔离的同时，使用所述输出开关将数据信号信息自所述存储节点传送至所述输出节点；及将所述存储节点限制至一由一最新输入数据信号电压电平确定的规定的存储节点电压电平。97.如权利要求96所述的方法，其中所述第一与第三偏压电平相同；及其中所述第二与第四偏压电平相同。98.如权利要求96所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；及其中所述第四偏压电平介于所述第一与第二偏压电平之间。99.如权利要求96所述的方法，其中所述第三偏压电平介于所述第一与第二偏压之间；其中所述第四偏压电平介于所述第一与第二偏压电平之间；及其中所述第三与第四偏压电平相同。100.如权利要求96所述的方法，其中选择所述第三偏压电平，以将所述上拉节点设定为一使所述第一NMOS晶体管及所述第一PMOS晶体管响应一高电平-低电平数据信号变迁而变为反偏压的电压电平；及其中选择所述第四偏压电平，以将所述下拉节点设定为一使所述第二NMOS晶体管及所述第二PMOS晶体管响应一低电平-高电平数据信号变迁而变为反偏压的电压电平。101.如权利要求96所述的方法，其中所述规定的存储电压电平进一步取决于一存储节点电压电平与所述下拉节点的一电压电平之差。102.一种集成电路，其包括一锁存电路，其包括，一包含一第一高阈值电压PMOS晶体管、一第一高阈值电压NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；一包含一第二高阈值电压PMOS晶体管、一第二高阈值电压NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；一第一低阈值电压存取晶体管，其包括一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；及一第二低阈值电压存取晶体管，其包括一耦合至所述第二数据节点、所述第一PMOS晶体管的栅极及所述第一NMOS晶体管的栅极的第一S/D，一耦合至一第二数据存取节点的第二S/D，及一耦合至一第二存取控制节点的栅极。103.如权利要求102所述的集成电路，其中所述第一及第二控制节点为公用。104.如权利要求102所述的集成电路，其进一步包括一第一位线(BL)，其包含所述第一数据存取节点；一第二位线(BL)，其包含所述第二数据存取节点；及一字线(WL)，其包含所述第一及第二存取控制节点。105.如权利要求102所述的集成电路，其中所述第一存取晶体管为一NMOS晶体管；及其中所述第二存取晶体管为一NMOS晶体管。106.一种集成电路，其包括一锁存电路，其包括，一包含一第一PMOS晶体管、一第一NMOS晶体管及一第一数据节点的第一反相器，该第一数据节点包含该第一PMOS及NMOS晶体管的互连源极/漏极(S/D)；一包含一第二PMOS晶体管、一第二NMOS晶体管及一第二数据节点的第二反相器，该第二数据节点包含该第二PMOS及NMOS晶体管的互连源极/漏极(S/D)；其中所述第一PMOS及第一NMOS晶体管的栅极耦合至所述第二数据节点；其中所述第二PMOS及第二NMOS晶体管的栅极耦合至所述第一数据节点；一输入开关，其包括，一存取晶体管，其包括一耦合至所述第一数据节点、所述第二PMOS晶体管的栅极及所述第二NMOS晶体管的栅极的第一S/D，一耦合至一第一数据存取节点的第二S/D，及一耦合至一第一存取控制节点的栅极；及一输出开关，其耦合用于以可选择方式将一所存储数据值自所述第一数据节点或所述第二数据节点之一传送至所述第一数据存取节点或一第二数据存取节点之一。10...
【专利技术属性】
技术研发人员：安诚模，刘承文，
申请(专利权)人：加利福尼亚大学董事会，
类型：发明
国别省市：US[美国]
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