【技术实现步骤摘要】
本专利技术涉及一种半导体存储系统。更特别地，本专利技术涉及一种半导体存储系统，其具有至少一个存储器件、存储控制器单元和可选的寄存器单元。这些元件中的每一个均包括接口电路，并且本专利技术还涉及在接口电路之间传输写入和读取数据信号的方法，这些数据信号均以具有特定脉冲串(burst)长度的信号脉冲串传输。
技术介绍
现在，在安装有高速半导体存储器件的存储模块中提供了分立的ECC模块以用于检测或纠正错误，该ECC模块能够检测并可能修正由DRAM错误产生的信道错误或数据错误。然而，通常用于台式个人计算机的传统DIMM存储模块不具有检测和纠正错误的能力。用于检测和/或纠正错误但不用于数据存储的附加模块会额外地增加这样系统的成本。在传统半导体存储系统中，因为半导体存储器件需要在特定时间间隔内的特定数量的边沿变化以恢复信号同步需要的时钟周期，所以通过传送附加的选通信号，即所谓的DQS信号，或者通过由数据总线传送同步脉冲串实现对接收数据信号的时钟恢复。由于可能与读取数据或写入数据冲突，同步脉冲串干扰总线上的数据通信，并且如果数据传输率高，将离散的DQS信号的传输用于同步总是很难...
【技术保护点】
一种半导体存储系统，包括：至少一个包括接口电路的存储器件；和存储控制单元，包括通过数据传输线耦合到该至少一个存储器件的接口电路的接口电路；其中数据传输线用于以具有特定脉冲串长度的信号脉冲串将写入和读取数据信号传输到和 传输出该至少一个存储器件，并传输出和传输到存储控制器单元，且其中接口电路配置为至少与每第ｎ信号脉冲串一起传输至少扩展写入数据的脉冲串长度的附加位（ＺＢ）。
【技术特征摘要】
DE 2004-11-15 102004055046.8;US 2004-11-15 10/98671.一种半导体存储系统，包括至少一个包括接口电路的存储器件；和存储控制单元，包括通过数据传输线耦合到该至少一个存储器件的接口电路的接口电路；其中数据传输线用于以具有特定脉冲串长度的信号脉冲串将写入和读取数据信号传输到和传输出该至少一个存储器件，并传输出和传输到存储控制器单元，且其中接口电路配置为至少与每第n信号脉冲串一起传输至少扩展写入数据的脉冲串长度的附加位(ZB)。2.如权利要求1的系统，进一步包括包含接口电路的寄存器单元，其中数据传输线用于以具有特定脉冲串长度的信号脉冲串将写入和读取数据信号传输出和传输到该寄存器单元。3.根据权利要求1的半导体存储系统，其中附加位也与读取数据脉冲串一起传输。4.根据权利要求1的半导体存储系统，其中使用每个信号脉冲串配置该至少一个存储器件和该存储控制器单元的接口电路。5.根据权利要求1的半导体存储系统，其中该至少一个存储器件和该存储控制单元的接口电路以保持基本相同的数量传输附加位。6.根据权利要求1的半导体存储系统，其中附加位包括关于指定数据单元的错误检测和/或纠正代码。7.根据权利要求1的半导体存储系统，其中附加位包括用于码元同步的最小数量的边沿转变。8.根据权利要求7的半导体存储系统，其中附...
【专利技术属性】
技术研发人员：H鲁克鲍尔，C西歇尔特，D萨维纳克，P格雷戈里乌斯，P瓦尔纳，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]
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