半导体存储系统和在其中传输写入和读取数据信号的方法技术方案

用于在接口电路之间传输写入和读取数据信号的半导体存储系统包括：至少一个存储器件、存储控制器单元和可选的半导体存储系统的寄存器单元，其中数据信号每个都以具有特定脉冲串长度的信号脉冲串传输。该系统的特征在于至少与每第ｎ信号脉冲一起传输扩展脉冲串长度的若干附加位。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储系统。更特别地，本专利技术涉及一种半导体存储系统，其具有至少一个存储器件、存储控制器单元和可选的寄存器单元。这些元件中的每一个均包括接口电路，并且本专利技术还涉及在接口电路之间传输写入和读取数据信号的方法，这些数据信号均以具有特定脉冲串(burst)长度的信号脉冲串传输。
技术介绍
现在，在安装有高速半导体存储器件的存储模块中提供了分立的ECC模块以用于检测或纠正错误，该ECC模块能够检测并可能修正由DRAM错误产生的信道错误或数据错误。然而，通常用于台式个人计算机的传统DIMM存储模块不具有检测和纠正错误的能力。用于检测和/或纠正错误但不用于数据存储的附加模块会额外地增加这样系统的成本。在传统半导体存储系统中，因为半导体存储器件需要在特定时间间隔内的特定数量的边沿变化以恢复信号同步需要的时钟周期，所以通过传送附加的选通信号，即所谓的DQS信号，或者通过由数据总线传送同步脉冲串实现对接收数据信号的时钟恢复。由于可能与读取数据或写入数据冲突，同步脉冲串干扰总线上的数据通信，并且如果数据传输率高，将离散的DQS信号的传输用于同步总是很难的。下一代DRAM增加的数据传输速度将会需要数据信号的差分传输，其几乎加倍了存储模块上和存储控制器模块上的管脚数量。然而，由于这样的管脚数量加倍是不可能的(布线、连接器管脚总数、DRAM球总数、MCH球总数)，因此采用传输速度的额外增加是选择。然而，在这种情况下，提供错误检测和/或纠正能力是绝对必要的。
技术实现思路
因此，本专利技术目的在于提供上述类型的半导体存储系统和用于在这样的半导体存储系统中的接口电路之间传输读取和写入数据信号的方法，其中至少在被传输的写入数据信号中实现了错误的检测和/或纠正而不需要增加半导体存储模块和/或存储控制器上的管脚数量。另外，可以同步码元而不需要通过总线传输额外的同步脉冲串。根据本专利技术的一个方面，具有至少一个存储器件的半导体存储系统包括存储控制器单元和可选的寄存器单元，其每一个都包括接口电路，数据传输线在接口电路之间延伸，且每一条可用于以具有特定脉冲串长度的信号脉冲串，将写入和读取信号从存储控制器单元传输到存储器件以及从存储器件传输到存储控制器单元，并且可选地，从寄存器单元传输到存储器件以及从存储器件传输到寄存器单元。根据本专利技术的另一方面，接口电路适于与至少每第n信号脉冲串一起传输附加位，该附加位至少扩展写入数据脉冲串的脉冲串长度。根据本专利技术的一个方面提出的脉冲串长度的这个扩展允许附加位用作关于错误检测或纠正的信息。这个设计的另一优点在于它在每个脉冲串提供了的更多时间用于传输指令和地址信息，并且在具有CA信号的点对点传输的存储系统(其称为P2P CA系统)中，例如，现在每条线路(lane)、每个脉冲串可以传输20位。这减少了必须的CA线路数量和管脚数量。由于预定数量的CA命令能够通过P2P-CA-总线传送是重要的，因此扩展的DQ脉冲串长度也影响CA总线上的传送，使得每个脉冲串能够传送更多信息。注意，可以仅通过错误检测算法处理读取数据，其中存储控制单元在读取错误的情况下可以简单地重复读取操作。因此，对于写入数据和读取数据脉冲串，可以有区别地处理借助于附加位的脉冲串长度扩展，以使得与读取数据脉冲串相比，写入数据中包括更多附加位。后者也包括一种方法，该方法中仅仅扩展写入数据脉冲串而没有扩展读取数据脉冲串。然而，如果使得数据读取和写入脉冲串的附加位数量相等，则可以简化接口电路的电路设计。此外，本专利技术的另一方面允许脉冲串长度为例如20位并使用所有或一些附加位作为同步模式(synchronization pattern)。这使得容易补偿由增加的接口操作速度引起的开销。并且，不存在可能与写入和/或读取请求脉冲串冲突的附加的同步脉冲串。因此，由根据本专利技术的方法提出的措施可以一方面在根据本专利技术的半导体存储系统中实现有效的错误检测和/或纠正算法，另一方面可以实现在不需要传输DQS信号或附加同步脉冲串的情况下进行的简化的码元同步，其中所述措施将脉冲串长度扩展多个附加位，所述附加位可用作ECC模式和/或用作同步模式。在根据本专利技术的半导体存储系统中，附加位优选与每个信号脉冲串一起且通常以相同数量传输。为了检测和/或纠正错误，附加位包含关于指定数据单元的错误检测和/或纠正代码。如果在这样的半导体存储系统中经由X8接口来传输例如128位数据位加上32位附加位，则错误纠正可使用32位，由此使非常有效的错误纠正算法容易。即使与每个脉冲串一起传输两个附加位，也可能实现高效的错误纠正。在根据本专利技术的半导体存储系统中，此外，优选假设附加位包含用于码元同步的特定最小数量的边沿变化。此外，附加位可以形成特定同步模式，以使得这个信息可以通过时钟数据恢复电路(CDR电路)用在DRAM存储芯片、存储控制器模块或用于码元同步的寄存器上。当然，可以结合这两种提出的附加位的应用，即一方面作为错误检测和/或纠正位，另一方面作为同步位。在下面和关于附图的描述中将会更加详细地说明本专利技术上述和进一步的目的和要素。考虑到接下来的具体实施例的详细描述，特别是当与附图结合起来时，本专利技术的上述和进一步的方面、特征和优点将会变得显而易见，其中在各附图中相同的附图标记用来表示相同的元件。附图说明图1是根据本专利技术实施例的半导体存储系统的示意图，包括半导体存储模块和存储控制器模块；图2说明了根据本专利技术的优选方法的信号-时间图，该方法用于在半导体存储系统中传输写入和读取数据信号；和图3示出了在半导体存储系统中用于传输写入和读取数据信号的传统方法的信号-时间图。具体实施例方式在下面通过图1和图2对本专利技术优选实施例的描述之前，是对说明用于传输写入和读取数据信号的常规方法的图3的现有技术信号-时间图的描述。根据这个传输方法并基于在第一条线A中示出的频率fb1的基本时钟，例如在与1250-625ps的周期长度PPR_b1相对应的频率范围fb1＝800-1600MHz内，和基于在第二条线B中示出并直接得自根据线A的基本时钟的频率1.5xfb1的基本时钟，例如在与750-416ps的周期长度相对应的1333-2400MHz的频率范围内，根据“2N”规则产生任一个具有在第三条线C中示出的周期长度Tper_ref的参考时钟fref，所述“2N”规则意味着CA单元间隔是根据第二条线B的基本时钟的周期长度的两倍。或者，根据“4N”规则产生具有在第五条线E中示出的周期长度Tper_ref的参考时钟周期(4N)fref，所述“4N”规则意味着CA单元间隔是在图3的第二条线中示出的基本时钟周期的周期长度的四倍。或根据”2N”规则或根据”4N”规则，根据线C的参考时钟fref或根据线E的参考时钟的每一个指定了在线D和F中分别指定的CA单元间隔Tper_CA。最底下的线G说明了具有脉冲串长度BL＝16的“正常”16位数据传输脉冲串，或者如果使用了2N规则，则数据传输脉冲串具有脉冲串长度BL＝8，在每个CMD信号的周期Tper_CA中出现，例如在图3的第四线D和在第六线F中分别表示它们。以下，图1将用于描述根据本专利技术的优选实施例的半导体存储系统的优选实施例，图2用于描述其操作模式和根据本专利技术方法的优选实例。半导体存储模块10(本文档来自技高网...

【技术保护点】
一种半导体存储系统，包括：至少一个包括接口电路的存储器件；和存储控制单元，包括通过数据传输线耦合到该至少一个存储器件的接口电路的接口电路；其中数据传输线用于以具有特定脉冲串长度的信号脉冲串将写入和读取数据信号传输到和 传输出该至少一个存储器件，并传输出和传输到存储控制器单元，且其中接口电路配置为至少与每第ｎ信号脉冲串一起传输至少扩展写入数据的脉冲串长度的附加位（ＺＢ）。

【技术特征摘要】
DE 2004-11-15 102004055046.8;US 2004-11-15 10/98671.一种半导体存储系统，包括至少一个包括接口电路的存储器件；和存储控制单元，包括通过数据传输线耦合到该至少一个存储器件的接口电路的接口电路；其中数据传输线用于以具有特定脉冲串长度的信号脉冲串将写入和读取数据信号传输到和传输出该至少一个存储器件，并传输出和传输到存储控制器单元，且其中接口电路配置为至少与每第n信号脉冲串一起传输至少扩展写入数据的脉冲串长度的附加位(ZB)。2.如权利要求1的系统，进一步包括包含接口电路的寄存器单元，其中数据传输线用于以具有特定脉冲串长度的信号脉冲串将写入和读取数据信号传输出和传输到该寄存器单元。3.根据权利要求1的半导体存储系统，其中附加位也与读取数据脉冲串一起传输。4.根据权利要求1的半导体存储系统，其中使用每个信号脉冲串配置该至少一个存储器件和该存储控制器单元的接口电路。5.根据权利要求1的半导体存储系统，其中该至少一个存储器件和该存储控制单元的接口电路以保持基本相同的数量传输附加位。6.根据权利要求1的半导体存储系统，其中附加位包括关于指定数据单元的错误检测和/或纠正代码。7.根据权利要求1的半导体存储系统，其中附加位包括用于码元同步的最小数量的边沿转变。8.根据权利要求7的半导体存储系统，其中附...

【专利技术属性】
技术研发人员：H鲁克鲍尔，C西歇尔特，D萨维纳克，P格雷戈里乌斯，P瓦尔纳，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]