具有快速列存取的随机存取存储器制造技术

存储器包括列解码器和电路。电路构造为接收列地址选通信号、列有效信号和列地址信号。电路构造为：如果列地址选通信号和列有效信号处于第一逻辑电平，则传送列地址信号至列解码器，并且如果列地址选通信号和列有效信号其中之一处于不同于第一逻辑电平的第二逻辑电平，则锁存列地址信号并传送锁存的列地址信号至列解码器。

【技术实现步骤摘要】

本专利技术涉及具有快速列存取的随机存取存储器。
技术介绍
本领域公知的一种存储器是动态随机存取存储器(DRAM)。一种DRAM是伪静态随机存取存储器(PSRAM)。PSRAM是一种具有静态随机存取存储器(SRAM)接口用于无线应用的低功率DRAM。通常，DRAM包括至少一个存储单元阵列。存储单元阵列中的存储单元以行或列布置，行沿x方向延伸，列沿y方向延伸。导电字线沿x方向跨接存储单元阵列延伸，导电位线沿y方向跨接存储单元阵列延伸。存储单元位于字线和位线的各个交点。使用行地址和列地址存取存储单元。DRAM使用主时钟信号和数据选通信号(DQS)，用于定址存储单元阵列并用于执行存储器内部的命令。时钟信号用作定时诸如读和写操作的命令的基准，包括地址和控制信号。DQS信号用作把输入数据锁存进存储器并把数据输出到外部设备的基准。列地址选通(CAS)信号用于锁存选定的存储单元的列地址(CADD)并在读或写操作期间启动列存取。通常，在CAS信号的上升沿锁存列地址并传送以解码。因此，浪费了所有地址准备时间(即，CAS信号上升之前地址为有效的时间)。在锁存列地址和对列地址解码之前，起列路径的时钟的作本文档来自技高网...

【技术保护点】
一种存储器，包括：－列解码器；和－电路，构造为：－－接收列地址选通信号、列有效信号和列地址信号；－－如果所述列地址选通信号和所述列有效信号处于第一逻辑电平，则传送所述列地址信号至列解码器；和－－如果所 述列地址选通信号和所述列有效信号处于不同于第一逻辑电平的第二逻辑电平，则锁存所述列地址信号并传送锁存的列地址信号至列解码器。

【技术特征摘要】
US 2004-11-19 10/9932501.一种存储器，包括-列解码器；和-电路，构造为--接收列地址选通信号、列有效信号和列地址信号；--如果所述列地址选通信号和所述列有效信号处于第一逻辑电平，则传送所述列地址信号至列解码器；和--如果所述列地址选通信号和所述列有效信号处于不同于第一逻辑电平的第二逻辑电平，则锁存所述列地址信号并传送锁存的列地址信号至列解码器。2.如权利要求1所述的存储器，还包括连接到所述列解码器的存储单元阵列。3.如权利要求2所述的存储器，其中所述存储单元包括动态随机存取存储单元。4.如权利要求1所述的存储器，其中所述第一逻辑电平包括逻辑低电平，第二逻辑电平包括逻辑高电平。5.如权利要求1所述的存储器，还包括构造以提供列地址信号的存储控制器。6.一种随机存取存储器，包括锁存电路，构造为接收列地址选通信号、列有效信号和列地址信号，锁存电路包括-第一三态缓冲器，构造为响应所述列地址选通信号的第一逻辑电平和所述列有效信号的第一逻辑电平，传送列地址信号；和-第二三态缓冲器，构造为响应所述列地址选通信号的第二逻辑电平，锁存列地址信号；和-列解码器，连接到锁存电路，列解码器构造为对从第一三态缓冲器传送来的所述列地址信号解码。7.如权利要求6所述的随机存取存储器，其中所述列解码器构造为在所述列地址选通信号从第一逻辑电平转换为第二逻辑电平之前对从第一三态缓冲器传送来的所述列地址信号解码。8.如权利要求6所述的随机存取存储器，还包括连接到所述解码电路的存储单元阵列。9.如权利要求8所述的随机存取存储器，还包括连接到所述锁存电路的存储控制器，存储控制器构造为提供列所述地址选通信号和所述列地址信号。10.如权利要求9所述的随机存取存储器，其中存储控制器、锁存电路、解码器和存储单元阵列构造为提供动态随机存取存储器。11.如权利要求9所述的随机存取存储器，其中存储控制器、锁存电路、解码器和存储单元阵列构造为提供伪静态随机存取存储器。12.如权利要求9所述的随机存取存储器，其中存储控制器、锁存电路、解码器和存储单元阵列构造为提供手机用随机存取存储器。13.如权利要求9所述...

【专利技术属性】
技术研发人员：M弗里伯恩，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]