具有快速列存取的随机存取存储器制造技术

存储器包括列解码器和电路。电路构造为接收列地址选通信号、列有效信号和列地址信号。电路构造为：如果列地址选通信号和列有效信号处于第一逻辑电平，则传送列地址信号至列解码器，并且如果列地址选通信号和列有效信号其中之一处于不同于第一逻辑电平的第二逻辑电平，则锁存列地址信号并传送锁存的列地址信号至列解码器。

【技术实现步骤摘要】

本专利技术涉及具有快速列存取的随机存取存储器。
技术介绍
本领域公知的一种存储器是动态随机存取存储器(DRAM)。一种DRAM是伪静态随机存取存储器(PSRAM)。PSRAM是一种具有静态随机存取存储器(SRAM)接口用于无线应用的低功率DRAM。通常，DRAM包括至少一个存储单元阵列。存储单元阵列中的存储单元以行或列布置，行沿x方向延伸，列沿y方向延伸。导电字线沿x方向跨接存储单元阵列延伸，导电位线沿y方向跨接存储单元阵列延伸。存储单元位于字线和位线的各个交点。使用行地址和列地址存取存储单元。DRAM使用主时钟信号和数据选通信号(DQS)，用于定址存储单元阵列并用于执行存储器内部的命令。时钟信号用作定时诸如读和写操作的命令的基准，包括地址和控制信号。DQS信号用作把输入数据锁存进存储器并把数据输出到外部设备的基准。列地址选通(CAS)信号用于锁存选定的存储单元的列地址(CADD)并在读或写操作期间启动列存取。通常，在CAS信号的上升沿锁存列地址并传送以解码。因此，浪费了所有地址准备时间(即，CAS信号上升之前地址为有效的时间)。在锁存列地址和对列地址解码之前，起列路径的时钟的作用的CAS信号，不能启动列存取。在锁存列地址并对其解码之前启动列存取会导致若干问题，例如不正确的列元件的激活，这又会导致读取不正确的数据。为了防止读取不正确的数据，通常延迟列路径中的CAS信号直至地址被锁存并被解码并在列中执行了必要的逻辑切换。延迟列路径中的CAS信号减慢了对存储器的读和写存取。
技术实现思路
本专利技术的一个实施例提供了一种存储器。存储器包括列解码器和电路。电路构造为接收列地址选通信号、列有效信号和列地址信号。电路构造为如果列地址选通信号和列有效信号处于第一逻辑电平，则向列解码器传送列地址信号，并且如果列地址选通信号和列有效信号其中之一处于不同于第一逻辑电平的第二逻辑电平，则锁存列地址信号并向列解码器传送锁存的列地址信号。附图说明参照以下附图能更好地理解本专利技术的实施例。附图中元件不一定相对彼此按比例绘制。相同的参考数字指示相应的类似部件。图1是说明根据本专利技术的随机存取存储器的一个实施例的方框图。图2是说明存储单元的一个实施例的图。图3是说明用于锁存列地址的随机存取存储器的一部分的一个实施例的示例图。图4是说明用于锁存随机存取存储器中的列地址的多个信号的定时的一个实施例的时序图。具体实施例方式图1是说明随机存取存储器10的一个实施例的方框图。在一个实施例中，随机存取存储器10是伪静态随机存取存储器(PSRAM)。PSRAM 10包括存储控制器20和至少一个存储体30。存储体30包括存储单元阵列32、行解码器40、列解码器44、读出放大器42和数据输入/输出电路46。存储控制器20以电方式连接至存储体30，如22所示。PSRAM 10包括构造为接收来自存储控制器20的列地址并向列解码器44传送列地址以解码的电路。列地址被解码，电路接收列地址选通(CAS)信号。响应CAS信号，列地址被锁存，并从存储单元阵列32特定列地址处读出或向其写入数据。由于列地址在CAS信号到达之前被解码，所以CAS信号不会在列路径中被延迟。响应CAS信号的上升沿列有效信号转换为逻辑高，并在读取或写入操作结束后转换为逻辑低。直到CAS信号处于逻辑低并且列有效信号处于逻辑低时，电路才向列解码器44传送来自存储控制器20的下一列地址。称为行选择线的导电字线34沿x方向跨接存储单元阵列32延伸。称为列选择线的导电位线36定沿y方向跨接存储单元阵列32延伸。存储单元38位于字线34和位线36的各个交点处。各字线34以电方式连接至行解码器40，各位线36以电方式连接至读出放大器42。读出放大器42通过导电列解码器线45以电方式连接至列解码器44，并经数据线47连接至数据输入/输出电路46。数据输入/输出电路46包括多个锁存器和在存储体30和外部设备之间传输数据的数据输入/输出(I/O)焊盘或引脚(DQs)。要写入存储体30的数据作为DQs上的来自外部设备的电压呈现。电压被转化为适当的信号并存储在选定的存储单元38中。从存储体30读取的数据由存储体30在DQs上呈现，供外部设备检索。一旦存取完成并启动了输出，从选定存储单元38读取的数据出现在DQs。在其它时候，DQs处于高阻抗状态。存储控制器20控制从存储体30读取并向其写入数据。在读操作期间，存储控制器20向行解码器40传送一个或多个选定的存储单元38的行地址。行解码器40激活选定的字线34。当选定的字线34被激活时，存储在连接至选定字线34的各存储单元38中的值被传送到相应的位线36。以电方式连接到相应的位线36的读出放大器42读取各存储单元38的值。存储控制器20向列解码器44传送一个或多个选定存储单元38的列地址。列解码器44选择哪些读出放大器42向数据输入/输出电路46传送由外部设备检索的数据。在写操作期间，要存储在阵列32中的数据由外部设备置于数据输入/输出电路46中。存储控制器20向行解码器40传送要存储数据的一个或多个选定存储单元38的行地址。行解码器40激活选定的字线34。存储控制器20向列解码器44传送要存储数据的一个或多个选定存储单元38的列地址。列解码器44选择哪些读出放大器42传送输入/输出电路46中的数据。读出放大器42经位线36向选定的一个或多个存储单元38写入数据。图2是说明存储单元阵列32中的一个存储单元38的一个实施例的图。存储单元38包括晶体管48和电容50。晶体管48的栅级以电方式连接至字线34。晶体管48的漏-源路径以电方式连接至位线36和电容50。电容50被充电以表示逻辑0或逻辑1。在读操作期间，激活字线34从而开启晶体管48，相应的读出放大器42经位线36和晶体管48读取存储在电容50上的值。在写操作期间，激活字线34从而开启晶体管48，相应的读出放大器42经位线36和晶体管48写入存储在电容50上的值。对存储单元38的读操作是破坏性的读操作。在每次读操作之后，用刚读取的值对电容器50再充电。而且，即使没有读操作，电容器50上的电荷随时间而放电。为了保持存储值，通过读取或写入存储单元38来周期性刷新存储单元38。存储单元阵列32中的所有存储单元38被周期性刷新以保持它们的值。在一个实施例中，随机存取存储器10是双倍数据速率同步动态随机存取存储器(DDR SDRAM)。在DDR SDRAM中，读和写操作与系统时钟是同步的。系统时钟由包括DDR SDRAM的主机系统提供。DDR SDRAM根据差分时钟、CK和bCK操作。CK上升和bCK下降的相交称为CK的正沿。在CK的正沿记录诸如读和写操作的命令，包括地址和控制信号。在系统时钟的上升和下降沿均执行操作。DDR SDRAM采用双倍数据速率结构来实现高速操作。双倍数据速率结构实质上是具有设计为在DQs处每一时钟周期传输两个数据字的接口的2n预取结构。对DDR SDRAM的单个读或写存取有效地包含在内部存储阵列单个2n位宽的一个时钟周期的数据传送和在DQs两个相应的n位宽的二分之一时钟周期的数据传送。对DDR SDRAM的读和写存取是猝发式的。在选定位置处开始存取并按编程的次序持续一定编程数目的位置。存取从记录本文档来自技高网...

【技术保护点】
一种存储器，包括：－列解码器；和－电路，构造为：－－接收列地址选通信号、列有效信号和列地址信号；－－如果所述列地址选通信号和所述列有效信号处于第一逻辑电平，则传送所述列地址信号至列解码器；和－－如果所 述列地址选通信号和所述列有效信号处于不同于第一逻辑电平的第二逻辑电平，则锁存所述列地址信号并传送锁存的列地址信号至列解码器。

【技术特征摘要】
US 2004-11-19 10/9932501.一种存储器，包括-列解码器；和-电路，构造为--接收列地址选通信号、列有效信号和列地址信号；--如果所述列地址选通信号和所述列有效信号处于第一逻辑电平，则传送所述列地址信号至列解码器；和--如果所述列地址选通信号和所述列有效信号处于不同于第一逻辑电平的第二逻辑电平，则锁存所述列地址信号并传送锁存的列地址信号至列解码器。2.如权利要求1所述的存储器，还包括连接到所述列解码器的存储单元阵列。3.如权利要求2所述的存储器，其中所述存储单元包括动态随机存取存储单元。4.如权利要求1所述的存储器，其中所述第一逻辑电平包括逻辑低电平，第二逻辑电平包括逻辑高电平。5.如权利要求1所述的存储器，还包括构造以提供列地址信号的存储控制器。6.一种随机存取存储器，包括锁存电路，构造为接收列地址选通信号、列有效信号和列地址信号，锁存电路包括-第一三态缓冲器，构造为响应所述列地址选通信号的第一逻辑电平和所述列有效信号的第一逻辑电平，传送列地址信号；和-第二三态缓冲器，构造为响应所述列地址选通信号的第二逻辑电平，锁存列地址信号；和-列解码器，连接到锁存电路，列解码器构造为对从第一三态缓冲器传送来的所述列地址信号解码。7.如权利要求6所述的随机存取存储器，其中所述列解码器构造为在所述列地址选通信号从第一逻辑电平转换为第二逻辑电平之前对从第一三态缓冲器传送来的所述列地址信号解码。8.如权利要求6所述的随机存取存储器，还包括连接到所述解码电路的存储单元阵列。9.如权利要求8所述的随机存取存储器，还包括连接到所述锁存电路的存储控制器，存储控制器构造为提供列所述地址选通信号和所述列地址信号。10.如权利要求9所述的随机存取存储器，其中存储控制器、锁存电路、解码器和存储单元阵列构造为提供动态随机存取存储器。11.如权利要求9所述的随机存取存储器，其中存储控制器、锁存电路、解码器和存储单元阵列构造为提供伪静态随机存取存储器。12.如权利要求9所述的随机存取存储器，其中存储控制器、锁存电路、解码器和存储单元阵列构造为提供手机用随机存取存储器。13.如权利要求9所述...

【专利技术属性】
技术研发人员：M弗里伯恩，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]