同步与数据恢复装置制造方法及图纸

本发明专利技术详细说明用于时钟同步数据流中数据位的同步与数据恢复装置（ＳｕＤ），该装置特别适合于在具有低数据密度的高速半导体存储器模块和／或存储器控制器模块中的串行接收器接口的改善的数据逆识别。所述同步与数据恢复装置（ＳｕＤ）包括采样单元（１１）、数据调整单元（１３）、数字监控器单元（１４）、锁相检测器单元（１６）、相位发生器（１２）、ＦＩＲ低通滤波器（１５）以及数据恢复判断单元（１７）。当在所述数据调整单元（１３）中所述采样单元（１１）已抽取的各值同步后，这些值在所述ＦＩＲ低通滤波器单元（１５）中被滤波，其指示相对于在所述理想采样时间中的波动较大的容限，因为其除了要识别的符号的采样值外还使用所述在前的符号和随后的符号的采样值。

【技术实现步骤摘要】

本专利技术涉及一种用于时钟同步恢复数据流中数据位的同步与数据恢复装置，特别是在高速半导体存储器和/或存储器控制器模块的接收器接口电路中。
技术介绍
由于在未来的存储器模块和/或存储器控制器模块中每个物理接口(I/O接口)的数据传输速率会提高，因此系统将需要采样数据、控制和地址信号的采样时间的优化，在该系统中传输通道中的偏差导致延迟时间的差别，该时间差大于符号持续时间的一半。就传统技术来说，“定时恢复”，信号的最佳采样时间(为了简明，下文中被称为数据信号)通过相位估算法被锁住。在以前的DRAM模块中用例如已有特殊的技术以及时钟同步接口代替。然而，他们受时钟和/或采样脉冲串之间确定的延迟时间的基本前提限制。当利用时钟同步方法时，实际上可以忽略数据信号与采样时钟之间的时间关系的剩余偏差。
技术实现思路
本专利技术的一个目的是指定一个采样同步与数据恢复装置，该装置能够方便用于高速半导体存储器和/或存储器控制器模块中，以允许具有改善的数据恢复的符号时钟同步，同时根据功耗和强度考虑高速半导体存储器和/或存储器控制器模块的专用功能部件。该目的根据所述权利要求实现。根据本专利技术的一个主要方面，描述本文档来自技高网...

【技术保护点】
一种用于时钟同步恢复数据流中数据位的同步与数据恢复装置（ＳｕＤ），特别是在高速半导体存储器和／或存储器控制器模块的接收器接口电路中，其特征在于所述同步与数据恢复装置（ＳｕＤ）具有：采样单元（１１），其被设计成通过多个采样相位（ｓｍｐ ｈ＿ｘ）采样施加到该采样单元的串行数据流（ｄａｔａ＿ｉｎ），该多个采样相位是由连接到该采样单元的相位发生器（１２）从提供给该采样单元的参考时钟（ｃｌｋ＿ｈｒ＿ｒｅｆ）中产生，并且发出相应的采样值（ｓｍｐ＿ｘ）和一从其中获得的时钟信号（ｃｌｋ）；数据调整单元（１３），由采样单元（１１）向下连接该数据调整单元，其接收采样单元（１１）产生的采样值（ｓｍｐ＿...

【技术特征摘要】
DE 2005-2-4 102005005326.21.一种用于时钟同步恢复数据流中数据位的同步与数据恢复装置(SuD)，特别是在高速半导体存储器和/或存储器控制器模块的接收器接口电路中，其特征在于所述同步与数据恢复装置(SuD)具有采样单元(11)，其被设计成通过多个采样相位(smph_x)采样施加到该采样单元的串行数据流(data_in)，该多个采样相位是由连接到该采样单元的相位发生器(12)从提供给该采样单元的参考时钟(clk_hr_ref)中产生，并且发出相应的采样值(smp_x)和一从其中获得的时钟信号(clk)；数据调整单元(13)，由采样单元(11)向下连接该数据调整单元，其接收采样单元(11)产生的采样值(smp_x)并与该接收的时钟信号(clk)的时钟相位同步；FIR低通滤波器单元(15)，由数据调整单元(13)向下连接该该FIR低通滤波器单元，其接收来自该数据调整单元的采样值(smpx(n:0))以及与该采样值同步的时钟信号(clk)，以及该采样值被用滤波系数(a0m、a0m+1、……)加权并使用该加权的采样值(smpx(n:0))以及加权之前和之后采样的符号的采样值，以便决定当前的符号，并因此形成数据字(Fd[m:0])；以及数据恢复判断单元(17)，其接收从滤波器单元发出的数据字(Fd[m:0J])和同步时钟信号(clk)，将它们与判断阈值(TH)进行比较，以产生一个与该比较结果相对应的已恢复数据位，并将其临时存储在一个寄存器级(172)中。2.根据权利要求1所述的同步与数据恢复装置，其特征在于所述装置还包括数字监控...

【专利技术属性】
技术研发人员：P格雷戈里乌斯，P瓦尔纳，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]