改进的双数据速率Ⅱ型动态随机存取存储器数据通路制造技术

本发明专利技术提出支持在存储器阵列和外部数据缓冲器之间交换数据所需的切换操作的技术和电路。在写通路，这种切换操作可以包括对在单个数据缓冲器上顺序接收到的一些数据位进行锁存和汇编，基于存取模式类型（例如交叉存取或顺序存取）对数据位进行重新排序，并基于芯片结构（例如×４，×８，×１６）对被访问的存储体位置执行编码操作。在读通路也执行类似的操作（以相反的顺序），以对待从器件读出的数据进行汇编。

【技术实现步骤摘要】

本专利技术一般涉及存储器件的存取，特别是，涉及双数据速率(DDR)动态随机存取存储器(DRAM)器件的存取，对例如DDR-II型DRAM器件的存取。
技术介绍
亚微米CMOS技术的发展已经导致对高速半导体存储器件需求的增加，例如动态随机存取存储(DRAM)器件、伪静态随机存取存储(PSRAM)器件等类似器件。这里，将这类存储器统一称作DRAM器件。一些类型的DRAM器件具有同步接口，通常意味着数据与时钟脉冲一起写入器件或从其中读出。早期的同步DRAM(SDRAM)器件在每时钟周期(例如在上升沿)传送一比特数据，其被恰当地称作单数据速率(SDR)SDRAM器件。后来，改进的双数据速率(DDR)SDRAM器件包括输入/输出(I/O)缓冲器，其在时钟信号的上升沿和下降沿处各传送一个比特的数据，从而使有效数据传送率增加为原来的2倍。还有一些被称为DDR-II SDRAM器件的其它类型的SDRAM器件，其可以在每个时钟沿传送两个比特数据，通常是通过使I/O缓冲器以时钟信号频率的2倍工作来实现，使数据传送率又加倍(达到4×SDR的数据传送率)。不幸的是，随着存储速度的增加，以两倍时钟频率运行本文档来自技高网...

【技术保护点】
一种存储器件，包括一个或多个存储器阵列；至少一级重新排序逻辑，其以中心频率驱动并配置成：在写操作期间，对在第一组数据线上接收到的数据位重新排序并将其送到第二组数据线以写入存储器阵列，在读操作期间，将经由第二组数据线从存储器阵 列读出的数据位重新排序并送到第一组数据线；和输入／输出（Ｉ／Ｏ）缓冲器级，对于多个数据缓冲器中的每一个具有缓冲器逻辑，该缓冲器逻辑配置成：在读操作期间，在第一组数据线上从重新排序逻辑并行接收Ｎ位数据，并以一数据频率在数据缓冲器上依次 输出该Ｎ位数据；在写操作期间，以该数据频率在数据缓冲器上顺序接收Ｎ位数据，并将该Ｎ位数据通过第一...

【技术特征摘要】
US 2005-1-18 11/0378771.一种存储器件，包括一个或多个存储器阵列；至少一级重新排序逻辑，其以中心频率驱动并配置成在写操作期间，对在第一组数据线上接收到的数据位重新排序并将其送到第二组数据线以写入存储器阵列，在读操作期间，将经由第二组数据线从存储器阵列读出的数据位重新排序并送到第一组数据线；和输入/输出(I/O)缓冲器级，对于多个数据缓冲器中的每一个具有缓冲器逻辑，该缓冲器逻辑配置成在读操作期间，在第一组数据线上从重新排序逻辑并行接收N位数据，并以一数据频率在数据缓冲器上依次输出该N位数据；在写操作期间，以该数据频率在数据缓冲器上顺序接收N位数据，并将该N位数据通过第一组数据线并行输出到重新排序逻辑，其中N是大于1的整数，且该数据频率至少是中心频率的二倍。2.根据权利要求1的存储器件，还包括逻辑电路，将其配置从外部时钟信号产生以所述数据频率驱动缓冲器逻辑的数据时钟信号和以所述中心频率驱动重新排序逻辑的中心时钟信号。3.根据权利要求2的存储器件，其中将每个缓冲器的缓冲器逻辑配置成在外部时钟的每个沿至少传送一比特数据。4.一种存储器件，包括一个或多个存储阵列；以中心频率驱动的重新排序逻辑，将其配置成基于指定的成组传送类型对在第一组数据线上并行接收的数据位进行重新排序，并将重新排序的数据位送到第二组数据线；以中心频率驱动的编码逻辑，将其配置成至少部分基于位于数据位在存储器阵列内的物理位置，对在第二组数据线上从重新排序逻辑接收的数据位重新排序并将其送到第三组数据线以写入存储器阵列；对于多个数据缓冲器中的每一个，将缓冲器逻辑配置成以数据频率顺序接收N位数据，并按照数据接收的顺序经由第一组数据线将该N位数据并行输出到重新排序逻辑，其中数据频率至少是中心频率的二倍。5.根据权利要求4的存储器件，其中该存储器件是双数据速率(DDR)同步动态随机存取存储(SDRAM)器件。6.根据权利要求4的存储器件，其中该存储器件是DDR-II SDRAM器件，其中缓冲器逻辑在外部时钟信号的每个沿交换两位数据。7.根据权利要求4的存储器件，其中重新排序逻辑和缓冲器逻辑集成在输入/输出(I/O)缓冲级内。8.根据权利要求4的存储器件，其中编码逻辑被配置成至少部分基于该存储器件的存储器结构的类型，将在第二组数据线上接收到的数据位进行重新排序。9.根据权利要求4的存储器件，其中编码逻辑被配置成至少部分基于在每次操作中从该存储器件并行存取的位数，对在第二组数据线上接收到的数据位进行重新排序。10.一种存储器件，包括一个或多个存储器阵列；多个缓冲器；以及该多个缓冲器和存储器阵列之间的流水线数据通路，该通路包括以数据频率运行的缓冲器逻辑和以中心频率运行的重新排序逻辑，其中数据频率至少是中心频率的四倍。11.根据权利要求10的存储器件，还包括逻辑电路，其被配置成从外部时钟信号产生以数据频率驱动该缓冲器逻辑的数据时钟信号和以中心频率驱动重新排序逻辑的中心时钟信号。12.根据权利要求11的存储器件，其...

【专利技术属性】
技术研发人员：K费基罗姆德汉，SS刘，
申请(专利权)人：因芬尼昂技术股份公司，南亚科技公司，
类型：发明
国别省市：DE[德国]