包含不对称传输阻抗的芯片间接口制造技术

一种包含信号通道和第一电路的芯片间接口。该第一电路包括不对称传输阻抗，以利用第一传输阻抗经信号通道传送高信号并利用第二传输阻抗经信号通道传送低信号。该第一传输阻抗和该第二传输阻抗具有不同的阻抗值。

【技术实现步骤摘要】

本专利技术涉及包含不对称传输阻抗的芯片间接口。
技术介绍
典型地，计算机系统包括许多彼此间相互通信以执行系统应用程序的集成电路芯片。芯片速度持续提高以及芯片间通信的数据量持续增加才可以满足系统应用的要求。随着芯片间通信的数字数据量的增加，需要更高带宽的通信链接以防止芯片间数据通信瓶颈。通常，计算机系统包括控制器、例如微处理器和一个或多个存储芯片、例如随机访问存储(RAM)芯片。该RAM芯片可以是任何适用类型的RAM，例如动态RAM(DRAM)和双数据率DRAM(DDR-DRAM)。同样，特别是在执行图形应用程序的计算机系统中，该RAM可以是图形双数据率DRAM(GDDR-DRAM)。该控制器和RAM芯片相互通信以执行系统应用程序，通常，在控制器和RAM间的通信链接对系统性能来说是重要的。通过并行地通信更多的数据位和/或提高输入/输出(I/O)数据位速度可以建立更高带宽的通信链接。然而，并行地通信更多的数据位可能使印刷电路板(PCB)的路由选择变复杂。同样，提高I/O数据位速度也可能是困难的，因为在发送器端的插针电容和在接收器端的插针电容降低了I/O通信速度并导致产生小的数据眼(data eye)。由于这些和其它原因，因此需要本专利技术。
技术实现思路
本专利技术的一个方面提供一种包含信号通道和第一电路的芯片间接口。该第一电路包括不对称传输阻抗，以利用第一传输阻抗经信号通道传送高信号并利用第二传输阻抗经信号通道传送低信号。该第一传输阻抗和该第二传输阻抗具有不同的阻抗值。附图说明图1是示出根据本专利技术的计算机系统的一个实施例的方块图。图2是示出根据本专利技术的包括控制器和随机访问存储器的计算机系统的一个实施例的方块图。图3是示出存储单元的一个实施例的图。图4是示出根据本专利技术的芯片间接口的一个实施例的图。图5是示出在示范操作期间芯片间接口的操作元件的一个实施例的图。具体实施例方式以下的说明参照作为本文之组成部分的附图，它们通过图示说明可实现的具体实施例。在这点上，方向术语例如“顶部”、“底部”、“前”、“后”、“引导”、“拖尾”等用于参照描述的附图中的方位。因为本专利技术实施例的部件可以定位在多个不同方位，所以该方向术语用于说明的目的而决不是限制。需要明白的是，在不脱离本专利技术范围的情况下，可利用其它实施例并进行构造或逻辑改变。对以下的描述不应从限定的意义上理解，本专利技术的范围由后附的权利要求书规定。图1是示出根据本专利技术的计算机系统20的一个实施例的方块图。该计算机系统20包括第一集成电路芯片22和第二集成电路芯片24。芯片22通过通信通路26电连接到芯片24。在一个实施例中，芯片22是存储控制器，芯片24是动态随机访问存储器(DRAM)，例如双数据率DRAM(DDR DRAM)或图形DDR DRAM(GDDR DRAM)。在另一实施例中，芯片22和芯片24可以是任何适用的可彼此间通信的芯片。芯片22包括第一输入/输出(I/O)电路28并且芯片24包括第二I/O电路30。I/O电路28经通信通路26电连接到I/O电路30以形成芯片间接口。I/O电路28包括适当数目的发送器和接收器对并且I/O电路30包括适当数目的发送器和接收器对。I/O电路28中的每个发送器和接收器对对应于I/O电路30中的发送器和接收器对。通信通路26包括一个或多个信号线，并且I/O电路28中的每个发送器和接收器对通过通信通路26中的信号线中的一个电连接到I/O电路30中相应的发送器和接收器对。I/O电路28和I/O电路30中的发送器和接收器对包括不对称传输阻抗。发送器和接收器对中的每个发送器电连接到提供传输上拉阻抗的一个上拉电阻或一组上拉电阻(即多于一个)，并且连接到提供传输下拉阻抗的一个下拉电阻或一组下拉电阻。在一个实施例中，该上拉电阻或该组上拉电阻提供的传输上拉阻抗大于由该下拉电阻或该组下拉电阻提供的传输下拉阻抗。在一个实施例中，该下拉电阻或该组下拉电阻提供的传输下拉阻抗大于由该上拉电阻或该组上拉电阻提供的传输上拉阻抗。在一个实施例中，该上拉电阻或该组上拉电阻电连接到发送器和接收器对中的接收器上并用作终端阻抗来接收来自相应发送器和接收器对中的高和低电压信号。在一个实施例中，该下拉电阻或该组下拉电阻电连接到发送器和接收器对中的接收器上并用作终端阻抗来接收来自相应的发送器和接收器对中的高和低电压信号。在一个实施例中，该组上拉电阻包括两个并行电连接的上拉电阻，并且该组下拉电阻包括三个并行电连接的下拉电阻。这两个上拉电阻电连接到发送器并接通以提供高电压电平、称作高信号。同样，这两个上拉电阻电连接到接收器并接通以提供终端阻抗。这三个下拉电阻电连接到发送器并接通以提供低电压电平、称作低信号。该高信号在电压上高于该低信号，因此该高信号可以代表一个逻辑电平、例如逻辑1，该低信号可以代表另一个逻辑电平、例如逻辑0。在一个实施例中，该高信号上拉到电源电压、例如1.5伏的VDDQ，该低信号下拉到VDOQ的40％即0.6伏。使用两个上拉电阻而不是三个上拉电阻以在发送器中提供一个较小的电容。同样，如果在接收器中使用两个上拉电阻作为终端阻抗，则使用两个电阻而不是三个终端电阻以在接收器中提供一个较小的电容。在发送器和/或接收器中使用较小电容可以提高I/O数据位速度。此外，较小电容和不对称传输阻抗可以提供较大的数据眼。因此，I/O数据位速度可以提高并且在芯片22和芯片24间保持可靠的通信。图2是示出根据本专利技术的计算机系统40的一个实施例的方块图。计算机系统40包括控制器42和随机访问存储器(RAM)44。控制器42经存储通信通路46和数据通信通路48电连接到RAM 44。控制器42经存储通信通路46向RAM 44提供行列地址以及控制信号。控制器42经数据通信通路48向RAM 44提供数据并从RAM 44接收数据。在一个实施例中，RAM44可以是任何适合的DRAM，例如第四代DDR DRAM(DDR4 DRAM)、第三代GDDR DRAM(GDDR3 DRAM)、第四代GDDR DRAM(GDDR4 DRAM)或更后代的DRAM。RAM 44包括存储单元阵列50、行地址锁存器和解码器52、列地址锁存器和解码器54、读出放大电路56、RAM I/O电路58、控制电路60和地址寄存器62。传导字线64、称作行选择线，穿过该存储单元阵列50在x方向上延伸。传导位线66、称作位线，穿过该排存储单元阵列50在y方向上延伸。存储单元68设置在字线64和位线66的每个交叉点。每条字线64电连接到行地址锁存器和解码器52，并且每条位线66电连接到读出放大电路56中的读出放大器中的一个。该读出放大电路56经传导列选择线70电连接到列地址锁存器和解码器54。同样，读出放大电路56经通信通路72电连接到行地址锁存器和解码器52、经I/O通信通路74电连接到RAMI/O电路58。经数据通信通路48，数据在RAM I/O电路58和控制器42之间传输。控制器42包括控制器I/O电路76，其经数据通信通路48电连接到RAM I/O电路58。同样，控制器42经存储通信通路46电连接到控制电路60和地址寄存器62。控制电路60经控制通信通路78电连接到行地址锁存器和解码器52以及列地址锁存器和解码器54。地址寄本文档来自技高网...

【技术保护点】
一种芯片间接口，包括：信号通道；和第一电路，其包括不对称传输阻抗以利用第一传输阻抗经所述信号通道传送高信号并利用第二传输阻抗经所述信号通道传送低信号，其中所述第一传输阻抗和所述第二传输阻抗具有不同的阻抗值。

【技术特征摘要】
US 2005-3-4 11/0720161.一种芯片间接口，包括信号通道；和第一电路，其包括不对称传输阻抗以利用第一传输阻抗经所述信号通道传送高信号并利用第二传输阻抗经所述信号通道传送低信号，其中所述第一传输阻抗和所述第二传输阻抗具有不同的阻抗值。2.根据权利要求1所述的芯片间接口，包括第二电路，其包括接收所述高信号和所述低信号的终端阻抗，其中所述终端阻抗具有完全等于所述第一传输阻抗的值的终端阻抗值。3.根据权利要求1所述的芯片间接口，其中所述第一电路利用所述第一传输阻抗作为第一终端阻抗以经所述信号通道接收信号。4.根据权利要求3所述的芯片间接口，包括第二电路，其包括接收所述高信号和所述低信号的第二终端阻抗，其中所述第二终端阻抗具有完全等于所述第一传输阻抗的值的终端阻抗值。5.根据权利要求4所述的芯片间接口，其中所述第二电路包括不对称传输阻抗以利用所述第二终端阻抗作为第三传输阻抗经所述信号通道传送高信号并利用第四传输阻抗经所述信号通道传送低信号，其中所述第三传输阻抗和所述第四传输阻抗具有不同的阻抗值。6.根据权利要求5所述的芯片间接口，其中所述第一传输阻抗的值完全等于所述第三传输阻抗的值并且所述第二传输阻抗的值完全等于所述第四传输阻抗的值。7.一种计算机系统，包括信号通道；控制电路，配置为经所述信号通道通信；和随机访问存储器，配置为经所述信号通道将第一信号传送到所述控制电路，其中所述随机访问存储器配置为利用第一传输阻抗传送在所述第一信号中的高信号并利用第二传输阻抗传送在所述第一信号中的低信号，其中所述第一传输阻抗和所述第二传输阻抗具有不同的阻抗值。8.根据权利要求7所述的计算机系统，其中所述控制电路配置为经所述信号通道向所述随机访问存储器传送第二信号，其中所述控制电路配置为利用第三传输阻抗传送在所述第二信号中的高信号并利用第四传输阻抗传送在所述第二信号中的低信号，其中所述第三传输阻抗和所述第四传输阻抗具有不同的阻抗值。9.根据权利要求8所述的计算机系统，其中所述随机访问存储器配置为经所述信号通道从所述控制电路接收所述第二信号并利用所述第一传输阻抗作为终端阻抗。10.根据权利要求7所述的计算机系统，其中所述控制电路配置为经所述信号通道从所述随机访问存储器接收所述第一信号并且所述控制电路包括完全等于所述第一传输阻抗的终端阻抗。11.一种芯片间接口，包括信号通道；第一电路，配置为经所述信号通道传送第一信号；和第二电路，配置为经所述信号通道接收所述第一信号，其中所述第一电路包括第一不对称传输阻抗以利用第一传输阻抗传送在所述第一信号中的高信号并利用不同于所述第一传输阻抗的第二传输阻抗传送在所述第一信号中的低信号，所述第二电路包括完全等于所述第一传输阻抗的第一终端阻抗。12.根据权利要求11所述的芯片间接口，其中所述第二电路配置为经所述信号通道传送第二信号并且所述第二电路包括第二不对称传输阻抗以利用第三传输阻抗传送在所述第二信号中的高信号并利用第四传输阻抗传送在所述第二信号中的低信号，所述第一电路具有接收所述第二信号的第二终端阻抗。13.根据权利要求12所述的芯片间接口，其中所述第一传输阻抗用作所述第二终端阻抗并且所述第三传输阻抗用作所述第一终端阻抗。14.根据权利要求12所述的芯片间接口，其中所述第一传输阻抗完全等于所述第三传输阻抗并且所述第二传输阻抗完全等于所述第四传输阻抗。15.根据权利要求11所述的芯片间接口，其中所述第一传输阻抗大于所述第二传输阻抗。16.根据权利要求11所述的芯片间接口，其中所述第一传输阻抗是60欧姆并且所述第二传输阻抗是40欧姆。17.一种芯片间接口，包括用于通信第一信号的装置；和用于利用不对称传输阻抗传送在所述第一信号中的高信号和低...

【专利技术属性】
技术研发人员：A奈格伦，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]