本发明专利技术涉及半导体存储器件（１）、具有半导体存储器件（１）的系统和用于操作半导体存储器件（１）的方法，该方法具有以下步骤：读出被存储在存储器（１０）中的数据值、尤其是ＣＡＳ等待时间数据值（ＣＬ）；根据所存储的数据值（ＣＬ），激活或去激活为了支持高速运行而被设置在所述半导体存储器件（１）上的设备（１１，１２，１３，１４）。
【技术实现步骤摘要】
本专利技术涉及一种用于操作半导体存储器件的方法以及半导体存储器件和具有半导体存储器件的系统。
技术介绍
在半导体存储器件的情况下，区分所谓的功能存储器件(例如PLA、PAL等)和所谓的表格存储器件、例如ROM器件(ROM＝只读存储器(Read Only Memory))和RAM器件(RAM＝随机存取存储器(RandomAccess Memory))。RAM器件是这样一种存储器，其中按照预定地址存储数据，并且在该地址下稍后可以再次读出读数据。相应的地址可通过所谓的地址接线或地址输入引脚被输入到RAM器件中；为了输入和输出数据，设置多个、例如16个所谓的数据接线或数据输入/输出引脚(I/O或Input/Output)。通过将相应的信号(例如读/写信号)施加到写/读选择接线或写/读选择引脚可选出，(此刻)是否应该存储或者读出数据。由于在RAM器件中应当安放尽可能多的存储单元，所以努力尽可能简单地实现这一点。在所谓的SRAM(SRAM＝静态随机存取存储器(Static Random Access Memory))的情况下，单个存储单元例如由少量的、例如6个晶体管组成，而在所谓的DRAM(DRAM＝动态随机存取存储器(Dynamic Random Access Memory))的情况下，单个存储单元通常只由唯一的、被相应控制的电容器组成，利用该电容器的容量可以分别将一个比特存储为电荷。但是，该电荷只可短时间保持；因此必须有规律地、例如约每隔64ms执行所谓的“刷新(Refresh)”。出于工艺原因，在存储器件、尤其是DRAM器件的情况下，单个存储单元(并排成多个行和列)被布置成矩形矩阵或矩形阵列。为了实现相应高的总存储容量，和/或为了实现尽可能高的数据读或数据写速度，代替单个阵列，可在单个RAM器件或RAM芯片(“多组芯片(multi-bank chip)”)中设置多个、例如四个(基本上呈矩形的)(子)阵列(所谓的“存储体(memory bank)”)。为了执行写访问或读访问，必须经历一定的、固定顺序的指令例如，首先借助于字线激活指令(激活指令(ACT))来激活相应的(尤其是被分配给一定的子阵列(“存储体”)的)(并且通过行地址(“Row-Address”)来限定的)字线。接着，(借助于相应的读指令或写指令(Read(RD)或Write(WT)指令))促使，相应地输出(或读入)相应的(通过相应的列地址(“Column-Address”)随后准确规定的)数据。接下来，借助于字线去激活指令(例如预充电指令(PRE指令))再次去激活相应的字线，并且使相应的子阵列(“memory bank”)对下一字线激活指令(激活指令(ACT))有准备。为了保证DRAM器件无误差地工作，必须遵守一定的时间条件。例如，一定的时间间隔tRCD必须位于字线激活指令(ACT指令)和相应的读(或写)指令(RD(或WT)指令)之间。这种延迟例如由下述时间得出，即读出放大器(“sense amplifier”)为了对由通过字线响应的存储单元所提供的数据进行放大而必需的时间。以类似的方式，一定的时间间隔也必须例如位于读(或写)指令(RD(或WT)指令)和在DRAM器件的相应的数据接线上输出(或输入)数据之间(所谓的CAS(列地址选通，Column Adress Strobe)等待时间)。此外，在读(或写)指令(RD(或WT)指令)和随后的字线去激活指令(PRE指令)之间也必须遵守相应的时间间隔tRP(所谓的“行预充电时间(row precharge time)”延迟)。各自的、上述CAS等待时间(Column Adress Strobe等待时间)的大小CL(或说明在读指令和有效的数据输出之间流逝的时钟数的值CL)可以在被设置在DRAM器件上的寄存器中进行编程(其中，例如可以适用CL＝2、3、4或5等)。如果在相应的DRAM器件中应用改善高频特性的电路(例如相应的占空因数校正电路(例如参照IEEE Journal of Solid-StateCircuits(Vol.36，第784-791页，2001年5月)))，则相应的器件可以比正常运行时高的时钟频率来运行(“高性能运行”)。在上述的CAS等待时间寄存器中所存储的CL值随后相应地被重新编程(以致在高性能运行时在CAS等待时间寄存器中存储相应不同于正常运行时的CL值的CL值)。但是，上述的占空因数校正电路的应用导致相应高的(通过校正电路引起的)附加的电流消耗。这在许多应用中是不可接受的。
技术实现思路
本专利技术的任务是，提供一种用于操作半导体存储器件的新颖方法、以及一种新颖的半导体存储器件和一种具有半导体存储器件的新颖系统。本专利技术通过权利要求1、12和13的主题来达到该目的和其他目的。本专利技术的有利的扩展方案在从属权利要求中给出。根据本专利技术的方面，提供用于操作半导体存储器件的方法，该方法具有以下步骤-读出在存储器中所存储的数据值(CL)；-根据所存储的数据值(CL)，激活或去激活为了支持高速运行而被设置在半导体存储器件上的设备。有利地，存储器是等待时间寄存器(Latenz-Zeit-Register)、尤其是CAS等待时间寄存器，而在该存储器中所存储的数据值是等待时间数据值、尤其是CAS等待时间数据值(CL)。在本专利技术的有利的改进方案中，如果在存储器中所存储的数据值大于、或大于等于预定的阈值(CL激活)，则该设备被激活。用于支持存储器件高速运行的上述设备例如是占空因数校正电路，或者例如是电压调节电路、或者部分电压调节电路，或者例如是接收机电路、或者部分接收机电路，或者例如是输出驱动电路、或者部分输出驱动电路等等。附图说明下面，本专利技术根据实施例和附图来详细说明。在附图中图1示出根据本专利技术的实施例的具有多个子阵列的半导体存储器件以及存储器件控制设备的结构的示意图；图2示出在从图1中所示出的半导体存储器件中读数据或将数据写入图1中所示出的半导体存储器件中时所应用的信号的示意性时序图；图3示出电压调节系统的示意图和(根据CAS等待时间值)所激活(或所去激活的)可连接到电压调节系统的高速补充设备(Hochgeschwindigkeits-Ergaenzungs-Einrichtung)的示意图；图4示出可用于图3中所描绘的电压调节系统中的缓冲电路的示意性详图；图5示出可用于图3中所描绘的电压调节系统中的电压调节器的示意性详图；图6根据图3中所示出的电压调节系统的输出电压的大小示出供电电压在可连接到电压调节系统的高速补充设备的激活和去激活的状态下的大小的示意图；以及图7示出可用于图3中所描绘的、可连接到电压调节系统的高速补充设备中的、其他的、附加的缓冲电路的示意性详图。具体实施例方式在图1中示出根据本专利技术的实施例的半导体存储器件1或半导体存储器芯片以及(中央)存储器件控制设备5的结构的示意图。半导体存储器件1可以例如是(基于CMOS工艺的)表格存储器件、例如RAM存储器件(RAM＝Random Access Memory)、尤其是SRAM存储器件(SRAM＝Static Random Access Memory)或DRAM存储器件(DRAM＝Dynamic Random Access Memory)(例如本文档来自技高网...
【技术保护点】
用于操作半导体存储器件（１）的方法，该方法具有以下步骤：－读出在存储器（１０）中所存储的数据值（ＣＬ）；－根据所存储的数据值（ＣＬ），激活或去激活为了支持高速运行而被设置在该半导体存储器件（１）上的设备（１１，１２，１３，１４）。
【技术特征摘要】
DE 2004-12-30 102004063531.51.用于操作半导体存储器件(1)的方法，该方法具有以下步骤-读出在存储器(10)中所存储的数据值(CL)；-根据所存储的数据值(CL)，激活或去激活为了支持高速运行而被设置在该半导体存储器件(1)上的设备(11，12，13，14)。2.根据权利要求1所述的方法，其中，所述存储器是等待时间寄存器(10)，并且在该存储器中所存储的数据值是等待时间数据值(CL)。3.根据权利要求2所述的方法，其中，所述等待时间寄存器是CAS等待时间寄存器(10)，在该等待时间寄存器中所存储的数据值是CAS等待时间数据值(CL)。4.根据前述权利要求之一所述的方法，其中，如果在所述存储器(10)中所存储的数据值(CL)大于或大于等于预定的阈值(CL激活)，则所述设备(11，12，13，14)被激活。5.根据权利要求1到3之一所述的方法，其中，如果在所述存储器(10)中所存储的数据值(CL)小于或小于等于预定的阈值(CL激活)，则所述设备(11，12，13，14)被去激活。6.根据权利要求1到3之一所述的方法，其中，如果在所述存储器(10)中所存储的数据值(CL)小于或小于等于预定的阈值，则所述设备(11，12，13，14)被激活。7....
【专利技术属性】
技术研发人员：M布罗克斯，H菲舍尔，
申请(专利权)人：因芬尼昂技术股份公司，
类型：发明
国别省市：DE[德国]
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