改善支持多存储器访问延迟的计算机存储器系统的性能的系统和方法技术方案

一种具有多个存储器设备的存储器系统，其通过以下降低平均访问延迟：针对物理存储器的不同区域支持不同延迟；提供有助于将频繁访问的存储器地址置于物理存储器的最低延迟区域的地址映射；以及，将频繁访问的存储器地址分配到物理存储器的最低延迟区域。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及计算机存储器系统和方法，并且特别涉及支持多存储器访问延迟的存储器系统的性能改善。
技术介绍
随着计算机系统不断发展，存储器系统正在成为整个系统性能的限制因素。尽管存储器带宽的重要性不断增加，存储器延迟对于系统性能仍然起着重要作用。例如，在较高的信号发送速率下，多列存储器设备之间的传播延时可能超过一个时钟周期，可能导致不同列的存储器设备之间不同的访问延迟。使用直接存储器总线式动态随机存储器(Direct Rambus Dynamic Random-Access Memory，RDRAM)的存储器系统是这种系统的一个示例。例如双倍数据速率(DDR)和DDR-II的其他存储器类型采用允许不同列的DRAM(例如不同的存储器模块)具有不同访问延迟的信号发送和互连拓扑。使用直接RDRAM的系统利用通道一致化(levelization)(下面也称为“全局一致化”)以通过对能够较早响应的设备列添加延时而强制所有DRAM列具有统一的延迟。其结果是使得有效带宽增加，因为消除了不同DRAM列之间存在的数据气泡(bubble)。并且还简化了存储器控制器的设计。尽管通道一致化提供了某些重要优点，但是也具有增加了原本能够以较短延迟进行响应的设备列的DRAM延迟的负面效应。因此，在某些应用中，可能由于全局一致化导致性能损失。附图说明图1A为采用全局一致化的存储器系统的方框图；图1B为采用全局一致化的存储器系统的存储器映射；图2A为采用分组一致化的存储器系统的方框图；图2B为采用分组一致化的存储器系统的存储器映射；图3为在分组一致化中使用的存储器设备的方框图；图4为在分组一致化中使用的存储器控制器的方框图；图5为采用分组一致化并且包含容量增加的缓冲存储器的存储器系统的方框图；图6为向采用分组一致化的存储器系统中使用的存储器设备分配存储器地址的处理的流程图；以及图7为在采用分组一致化的存储器系统中控制延迟的处理的流程图。具体实施例方式概述如同在下文将详述的，在一种对存储器系统中的存储器设备的访问进行控制的方法中，将该存储器系统中的存储器设备分配到包含第一延迟组和第二延迟组的延迟组。所述第一延迟组具有低于第二延迟组的延迟。另外，标识存储器地址空间的第一和第二部分，并且将地址空间的第一部分映射到被分配到第一延迟组的至少一个存储器设备，而将地址空间的第二部分映射到被分配到第二延迟组的至少一个存储器设备。为地址空间的第一部分提供低于地址空间的第二部分的访问延迟，可以导致存储器系统性能的改善。在某些实施例中，可以使用超过两个的延迟组和超过两个的存储器地址空间部分。在某些实施例中，一种存储器设备，包括耦合到命令接口的存储器阵列，所述命令接口适合于耦合到存储器系统以接收延时值。所述存储器设备还包括耦合到所述命令接口的延时设备和输出数据路径。所述延时设备配置为将从存储器阵列获取并且在所述输出数据路径上传输的数据延时由所述延时值确定的延时周期。在其他实施例中，可以使用延迟控制信号控制存储器访问延迟。在某些实施例中，一种对在支持多存储器访问延迟的存储器系统中的存储器设备的访问进行控制的方法，包括解码存储器访问请求以提供存储器设备标识符；标识与所述存储器设备标识符关联的延迟组，其中所述延迟组是所述存储器系统中的多个延迟组之一；将标识的延迟组与和先前存储器访问请求关联的延迟组进行比较；以及响应于比较结果生成定时控制信号。在某些实施例中，通过以下执行对在存储器系统中的存储器设备的访问进行控制的所述方法存储器控制器配置为通过比较先前和当前存储器访问请求的次数，并且然后将比较结果与先前和当前存储器访问请求的延迟组信息结合在一起使用，确定是否对发出当前的存储器访问命令进行延时以避免总线冲突。在某些实施例中，一种系统，包括存储器控制器、耦合到所述存储器控制器的第一存储器模块、以及耦合到所述存储器控制器的第二存储器模块。所述第一存储器模块包括第一缓冲存储器和耦合到所述第一缓冲存储器的第一存储器设备。所述第一缓冲存储器具有第一分配的访问延迟。所述第二存储器模块包括第二缓冲存储器和耦合到所述第二缓冲存储器的第二存储器设备。所述第二缓冲存储器具有第二分配的访问延迟。第一存储器模块可以设置为与第二存储器模块串联。所述第一分配的访问延迟可以包括读取请求从控制器被驱动到第一缓冲存储器的时间至读取完成数据被从第一缓冲存储器发送到控制器并由控制器采样的时间。所述第二分配的访问延迟可以包括读取请求从控制器被驱动到第二缓冲存储器的时间至读取完成数据从第二缓冲存储器发送到控制器并由控制器采样的时间。在某些实施例中，可以访问设置在第一和第二存储器模块中的存储器设备。可以为第一存储器模块分配第一访问延迟。第一存储器模块包括第一缓冲存储器和耦合到第一缓冲存储器的第一存储器设备。为第二存储器模块分配第二访问延迟。第二存储器模块包括第二缓冲存储器和耦合到第二缓冲存储器的第二存储器设备。分组一致化的优点在于大部分的实现是通过软件进行的(例如BIOS)。例如，所述技术在现货供应(off-the-shelf)的存储器控制器(例如SiS R658)中可以实现为BIOS选项，其可以由主板制造商、系统集成商、终端用户等等启用。由于大部分实现通过软件进行，终端用户可以从大量设备ID/列映射中进行选择或者生成其自身的定制映射。全局一致化图1为采用全局一致化的存储器系统100的方框图。存储器系统100包括通过多个并行传输线路(下面称为“通道”)串联耦合到一个或者多个存储器设备104-1、...、104-N的存储器控制器102。在某些实施例中，并行传输线路包括数据总线、请求总线、参考电压(VRef)线路、至主时钟(clock to master)(CTM)线路、源主时钟(clock frommaster)(CFM)线路以及串行(SOut)总线。在其他实施例中，可以使用附加或者其他的总线配置或者传输线路。存储器设备104(例如DRAM、RDRAM)可以是分立的存储器芯片或者存储器模块112的一部分(例如SIMM、DIMM、RIMM、C-RIMM)。注意，尽管图1A显示了通常使用RDRAM的存储器系统体系结构，在此公开的技术可以应用到具有多访问延迟的任何存储器系统体系结构(例如DDR、DDR-II等等)。在某些实施例中，存储器控制器102包括高速存储器接口106用于与存储器设备104进行通信。每个存储器设备104包括命令接口108，其包括可编程延时设备110，可以配置为提供必要的延时以调节访问延迟。存储器设备104相对于存储器控制器102可以位于不同的电学距离，导致存储器设备104和存储器控制器102之间不同的信号传播时间。存储器设备104还可以支持不同的CAS延迟，导致存储器控制器102的不同访问延迟。在某些实施例中，每个各自的存储器设备104的可编程延时设备110配置为存储各自指定的时间周期的输出数据，从而数据响应于存储器访问操作在独立于存储器设备被访问的时间到达存储器控制器102。因此，存储器系统100中的每个存储器设备104以与存储器系统100中的最高延迟存储器设备104(即存储器设备104-N)的延迟LG相同的延迟做出响应。在某些实施例中，延时设备110可以通过公知的可编程延时设本文档来自技高网...

【技术保护点】
一种对在存储器系统中的存储器设备的访问进行控制的方法，包括：　　　　将所述存储器系统中的存储器设备分配到包含第一延迟组和第二延迟组的延迟组，其中所述第一延迟组具有低于所述第二延迟组的延迟；　　　　标识存储器地址空间的至少第一和第二部分；　　　　将所述地址空间的所述第一部分映射到被分配到所述第一延迟组的至少一个存储器设备；以及　　　　将所述地址空间的所述第二部分映射到被分配到所述第二延迟组的至少一个存储器设备。

【技术特征摘要】
【国外来华专利技术】US 2004-5-21 10/850,8031.一种对在存储器系统中的存储器设备的访问进行控制的方法，包括将所述存储器系统中的存储器设备分配到包含第一延迟组和第二延迟组的延迟组，其中所述第一延迟组具有低于所述第二延迟组的延迟；标识存储器地址空间的至少第一和第二部分；将所述地址空间的所述第一部分映射到被分配到所述第一延迟组的至少一个存储器设备；以及将所述地址空间的所述第二部分映射到被分配到所述第二延迟组的至少一个存储器设备。2.根据权利要求1所述的方法，其中所述映射为所述地址空间的所述第一部分提供低于所述地址空间的所述第二部分的延迟，从而导致系统性能的改善。3.根据权利要求1所述的方法，其中所述标识是基于对所述存储器地址空间的各个部分的访问频率，并且其中所述地址空间的所述第一部分比所述地址空间的所述第二部分更加频繁的被访问。4.根据权利要求1所述的方法，进一步包括接收包含存储器设备标识符的存储器访问请求；基于所述标识符确定所述存储器设备的所述延迟组；以及基于所述存储器设备的所述延迟组生成定时控制信号。5.根据权利要求4所述的方法，其中确定所述存储器设备的所述延迟组的所述步骤进一步包括将所述延迟组与和先前的存储器请求关联的延迟组进行比较；以及基于所述比较生成定时控制信号。6.根据权利要求1所述的方法，其中所述第一和第二延迟组的所述延迟至少部分地由于将被分配给所述第一和第二延迟组的存储器设备与存储器控制器互连的通道上的信号电学传播时间所引起。7.一种适合于在支持多存储器访问延迟的存储器系统中使用的存储器设备，包括存储器阵列；命令接口，耦合到所述存储器阵列，并且适合于耦合到存储器系统以接收延时值，其中所述延时值与多个延迟组中的各自的延迟组关联；以及延时设备，耦合到所述命令接口和输出数据路径，所述延时设备配置为将从所述存储器阵列获取的并且在所述输出数据路径上传输的数据延时由所述延时值确定的延时周期。8.根据权利要求7所述的存储器设备，其中每个延迟组与不同的延时值关联。9.根据权利要求8所述的存储器设备，其中与至少一个延迟组关联的至少一个延时值至少部分地由于将被分配给所述延迟组的存储器设备与存储器控制器互连的通道上的信号电学传播时间所引起。10.根据权利要求7所述的存储器设备，其中与所述各自的延迟组关联的所述延时值是基于所述组中的最高访问延迟。11.根据权利要求7所述的存储器设备，其中所述存储器设备被包含在存储器模块中并且所述存储器模块被分配到所述各自的延迟组。12.根据权利要求11所述的存储器设备，其中所述存储器模块通过缓冲存储器耦合到所述存储器控制器。13.根据权利要求7所述的存储器设备，其中所述延时设备包括移位寄存器。14.一种对在支持多存储器访问延迟的存储器系统中的存储器设备的访问进行控制的方法，包括解码存储器访问请求以提供存储器设备标识符；标识与所述存储器设备标识符关联的延迟组，其中所述延迟组是所述存储器系统中的多个延迟组之一；将所述标识的延迟组与和先前存储器访问请求关联的延迟组进行比较；以及响应于所述比较结果生成定时控制信号。15.根据权利要求14所述的方法，其中生成定时控制信号进一步包括确定与所述所标识的延迟组以及与所述先前存储器访问请求关联的所述延迟组相对应的最小时间差是否大于所述存储器访问请求以及所述先前存储器访问请求之间的时间差；以及当所述确定结果为肯定时，将所述存储器访问请求的存储器访问命令的发出延时足以避免总线冲突的时间。16.根据权利要求15所述的方法，其中延时发出存储器访问命令进一步包括在发出所述存储器访问命令之前发出至少一个无操作命令。17.根据权利要求14所述的方法，其中所述定时控制信号被用于将与所述存储器访问请求关联的存储器访问命令的传输进行延时。18.一种在支持多访问延迟的计算机系统中使用的计算机程序产品，所述计算机程序产品包括计算机可读存储介质和嵌入其中的计算机程序机制，所述计算机程序机制包括解码存储器访问请求以提供存储器设备标识符；标识与所述存储器设备标识符关联的延迟组，其中所述延迟组是所述存储器系统中的多个延迟组之一；将所述标识的延迟组与和先前存储器访问请求关联的延迟组进行比较；以及响应于所述比较结果生成定时控制信号。19.根据权利要求18所述的计算机程序产品，其中所述延迟组是通过使用所述存储器设备标识符访问...

【专利技术属性】
技术研发人员：史蒂文C伍，布赖恩H特桑，
申请(专利权)人：拉姆伯斯公司，
类型：发明
国别省市：US[美国]