用于连接监测集成电路制造的测试结构或线性阵列的方法和配置技术

一测试芯片（２００）包括具有一区域（２０１）阵列的层面。每一区域（２０１）能包括至少一个测试结构（２０２）。至少一些所述区域（２０１）包括各自的测试结构（２０２）。所述层面具有数根向测试结构（２０２）提供输入信号的驱动线（Ｄ１－Ｄ５）。所述层面具有数根从所述测试结构（２０２）接收输出信号的接收线（Ｒ１－Ｒ８）。所述层面具有数个器件用于控制电流方向。每一测试结构（２０２）通过一所述器件的第一个连接到至少一根所述驱动线。每一测试结构通过一所述器件中的第二个连接到至少一根所述接收线（Ｒ１－Ｒ８），以至于每一测试结构（２０２）能利用所述驱动线（Ｄ１－Ｄ５）和接收线（Ｒ１－Ｒ８）而独立地定位以用于测试。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及测量和评估集成电路制造工艺中与工艺和设计相关的统计变 化的方法，用以确定它们的来源和它们对产品产量和性能的影响。
技术介绍
随机缺陷(例如微粒)能引起电学上可测量的缺陷(致命缺陷)，这取 决于芯片布局以及缺陷的所在层和位置。取决于布局和制造工艺步骤的特定 结合， 一些布局几何也能引起系统缺陷。随机和系统缺陷造成与制造有关的 芯片故障。因此，正如Staper， C. H.和Rosner， R. J.在IEEE Transactions on Semiconductor Manufacturing, pp. 95-102， Vol. 8， No. 2， 1995 (半 导体制造IEEE学报1995年第2期第8巻第95-102页)的Integrated Circuit Yield Management and Yield Analysis: Development and Implementation(集成电路的产量管理和产量分析发展和实现)中所描述的，研究随机 和系统缺陷对于产量的提高和工艺步骤与产品芯片的质量控制很重要。很多测试结构如通道或接触链、蛇形和梳形线等已被描述用于检测缺陷， 例如Ipri, A. C.和Sarace， J. C.在RCA Review, pp. 323-350， Volume 38， Number 3， S印tember 1977 ( RCA综述，1977年9月第3期第38巻第323-350 页)的Integrated Circuit Process and Design Rule Evaluation Techniques(集成电路工艺和设计规则评价技术)，，以及Buehler， M. G.在VLSI Electronics Microstructure Science, pp. 529—576, Vol 9， Chapter 9，Academic Press, 1983 ( 1983年学术出版社的VLSI电子孩i结构科学的第9章 第9巻第529-576页)的Microelectronic Test Chips for VLSI Electronics(VLSI电子器件的微电子测试芯片)，，，它们二者并入本文作为参考。例如 描述在Doong， K. 、 Cheng， JT.和Hsu， C.的 International Symposium on Semiconductor Manufacturing, 1999 ( 1999年半导体制造国际i仑坛)的Design and Simulation of Addressable Fault Site Test Structure for IC Process Control Monitor (用于IC工艺控制监视器的可定位缺陷位置测 试结构的设计和模拟)中的两种平行通道链并入本文作为参考。能检测开 ^各和短路的多重交叉的通道链描述于Hess， C.和Weiland， L. H.在IEEE Transactions on Semiconductor Manufacturing, pp. 27—34， Vol. 9， No. 1， 1996 (半导体制造IEEE学报1996年第1期第9巻第27-34页)中的Influence of Short Circuits on Data of Contact & Via Open Circuits Determined by a Novel Weave Test Structure (短路对通过新的组合测试 结构测定的接触和通道链数据的影响)，，，其并入本文作为参考。为了表征 随机缺陷的密度和尺寸分布， 一叠套(NEST)测试结构描述于Hess， C.、 Stashower， D. 、 Stine， B. E. 、 Wei land, L H. 、 Verma， G. 、 Miyamoto, K.和Inoue， K.在IEEE Transactions on Semiconductor Manufacturing, pp. 330-337， Vol. 14， No. 4， 2001 (半导体制造IEEE学报2001年第4期第14 巻第330-337页)中的Fast Extraction of Defect Size Distribution Using a Single Layer Short Flow NEST Structure (利用单层短路流叠套结构快 速获取缺陷尺寸分布)，其并入本文作为参考。但是，所有这些测试结构都连接到各自的焊盘(pad)以用于测试。每层 需要多于IOOO个不同设计的测试结构以实现产量和性能改进，例如详细描述 于名称为System and Method for Product Yield Prediction (产品产量予员 测的系统和方法)美国专利6，449， 749和2003年1月2日递交的名称为YIELD IMPROVEMENT (产量提高)的美国临时申请60/437， 922, 二者都并入本文作为参考。如果测试结构都连接到各自的焊盘以用于测试，则将所有那些测试结 构置于单个测试芯片上是非常困难或不可能的，因为没有足够的区域放置所有那些焊盘。焊盘共用的方法被用于定位和访问各个测试结构，显著地减少 了所需的用于测试的焊盘数量。为此，单个的通道置于一无源阵列中，这里每一通道连接到唯一的两线组，例如详细描述在Walton, A. J. 、 Ward, D. ， Robertson, J. M.和Holwill R. J.在19th European Solid State Device Research Conference ESSDERC ，89， Springer Verlag， 1989 ( 1989年Springer Verlag的19世纪欧洲固态 设备研究会议ESSDERC ，89)中的A Novel Approach for an Electrical Vernier to Measure Mask Misalignment (电子微调装置测量才莫才反偏差的新 方法)，其并入本文作为参考。但Walton等人要求在这种阵列中的所有的 结构(在此情况下为单个通道)相同。如果有人在这种阵列中设置不同设计 的测试结构，则测试程序会失败。该阵列还不允许任何快速数字测试。一类似的阵列由Hess， C. 、 Stine, B. E. 、 Weiland, L. H. 、 Mitchell, T. 、 Karnett, M.和Gardner, K.描述在Proc. International Conference on Microelectronic Test Structures (ICMTS)， Cork (Ireland), 2002 (2002 年科克(爱尔兰)微电子测试结构国际会议(ICMTS)记录)中的Passive Multiplexer Test Structure For Fast and Accurate Contact and Via Fail Rate Evaluation (用于快速和准确的接触本文档来自技高网...

【技术保护点】
一种测试芯片，包括：至少一个具有一ｍ×ｎ区域阵列的层面，这里ｍ和ｎ为整数，每一区域能包括至少一个测试结构，至少一些所述区域包括各自的测试结构；所述层面在一第一方向具有ｍ＋１根驱动线，连接所述ｍ＋１根驱动线以向所有的所述测试结构共同提供输入信号；所述层面在一第二方向具有４ｎ根接收线，连接所述４ｎ根接收线以共同接收来自所有的所述测试结构的输出信号；其中所述的测试结构如此排列和连接，以至于每一所述结构能利用所述ｍ＋１根驱动线和４ｎ根接收线独立地定位以用于测试。

【技术特征摘要】
【国外来华专利技术】US 2003-10-15 60/511,5351、一种测试芯片，包括至少一个具有一m×n区域阵列的层面，这里m和n为整数，每一区域能包括至少一个测试结构，至少一些所述区域包括各自的测试结构；所述层面在一第一方向具有m+1根驱动线，连接所述m+1根驱动线以向所有的所述测试结构共同提供输入信号；所述层面在一第二方向具有4n根接收线，连接所述4n根接收线以共同接收来自所有的所述测试结构的输出信号；其中所述的测试结构如此排列和连接，以至于每一所述结构能利用所述m+1根驱动线和4n根接收线独立地定位以用于测试。2、 根据权利要求1所述的测试芯片，其中每一测试结构通过一第一二极管、晶体管或可控开关连接到所述驱动线 中的至少一4艮；以及每一测试结构通过一第二二极管、晶体管或可控开关连接到所述接收线 中的至少一根。3、 根据权利要求l所述的测试芯片，其中每一测试结构具有通过各自的二极管、晶体管或可控开关连接到所述驱 动线中相应的两根的两个输入端；以及每一测试结构具有通过各自的二极管、晶体管或可控开关连接到所述接 收线中相应的两根的两个输出端。4、 根据权利要求l所述的测试芯片，其中 所述测试结构排列成m列和n行；每一列具有在其第 一侧上的与其接近并与其连接的 一第 一根所述驱动线 和在其第二侧上的与其接近并与其连接的 一第二^f艮所述驱动线；每一行具有在其第 一侧上的与其接近并与其连接的一第 一对所述接收线 和在其第二侧上的与其接近并与其连接的 一第二对所述接收线。5、 根据权利要求l所述的测试芯片，其中 所述测试结构排列成n列和m行；每一行具有在其第 一侧上的与其接近并与其连接的 一第 一根所述驱动线 和在其第二侧上的与其接近并与其连接的 一第二根所述驱动线；每一列具有在其第一侧上的与其接近并与其连接的一第一对所述接收线 和在其第二侧上的与其接近并与其连接的一第二对所述接收线。6、 根据权利要求1所述的测试芯片，其中所述测试芯片具有设有测试结构的p个层面，这里p为大于1的整数， 所述p个层面的每一个具有m x n个区域，每一层面内至少所述区域中的一些 包含测试结构；所述芯片具有px (m+l)根驱动线，每一测试结构连接到所述驱动线中 相应的至少一才艮；所述芯片具有8n个接收线，每一测试结构连接到所述接收线中相应的至 少一根；其中所述的测试结构如此排列和连接，以至于每一所述px (mxn)测试结 构能采用所迷p x (m+i)根驱动线和8n根接收线独立地定位以用于测试。7、 根据权利要求6所述的测试芯片，其中 所述的p个层面包括奇数层面和偶数层面； 每一层面具有4n个接收线；相应的共同设置的来自每个所述奇数层面的接收线相互连接；以及 相应的共同设置的来自每个所述偶数层面的接收线相互连接。8、 一种测试芯片，包括至少一个具有一区域阵列的层面，每一区域能包括至少一个测试结构， 至少一些所述区域包括各自的测试结构；所述层面具有数根向所述测试结构提供输入信号的驱动线； 所述层面具有数根从所述测试结构接收输出信号的接收线； 所述层面具有数个用于控制电流方向的器件；其中每一测试结构通过一所述器件的第一个连接到至少一根所述驱动 线；以及每一测试结构通过一所述器件中的第二个连接到至少一根所述接收线， 以《更每一所述测试结构能利用所述驱动线和^接收线独立地定位以用于测试。9、 根据权利要求8所述的测试芯片，其中每一测试结构具有通过各自的器件连接到所述驱动线中相应的两根的输 入端，且所述器件选自由二极管、晶体管和可控开关组成的组；以及每一测试结构具有通过各自的器件连接到所述接收线中相应的两根的输 出端，且所述器件选自由二极管、晶体管和可控开关组成的组。10、 根据权利要求8所述的测试芯片，其中 所述测试结构排列成ra列和n行；每一列具有在其第 一侧上的与其接近并与其连接的 一所述驱动线中的第 一根和在其第二侧上的与其接近并与其连接的一所述驱动线中的第二根；每一行具有在其第一侧上的与其接近并与其连接的一所述接收线中的第 一对和在其第二侧上的与其接近并与其连接的 一所述接收线中的第二对。11、 根据权利要求8所述的测试芯片，其中 所述测试结构排列成n列和m行；每一行具有在其第一侧上的与其接近并与其连接的一所述驱动线中的第 一根和在其第二侧上的与其接近并与其连接的 一所述驱动线中的第二根；每一列具有在其第一侧上的与其接近并与其连接的一所述接收线中的第 一对和在其第二侧上的与其接近并与其连接的 一所述接收线中的第二对。12、 根据权利要求8所述的测试芯片，其中所述测试芯片具有设有测试结构的p个层面，这里p为大于1的整数， 所述p个层面的每一个具有区域，每一层面内至少所述区域中的一些包含测 试结构，所述的p个层面包括奇数层面和偶数层面； 每一层面具有共同设置的接收线；相应的共同设置的来自每个所述奇数层面的接收线相互连接；以及 相应的共同设置的来自每个所述偶数层面的接收线相互连接。13、 一种测试芯片，包括至少一个包括具有m列和n行的一区域阵列的层面，这里m和n为整数， 每一区域能包括至少一个测试结构，至少所述区域中的一些包括各自的测试 结构；所述层面在一第一方向设有m+l根驱动线，所述m列置于所述m+l根驱 动线的相邻线之间，每一测试结构具有通过二极管、晶体管或可控开关连接 到所述驱动线中相应的两根的两个输入端，所述m+l根驱动线共同向所有的 所述测试结构提供输入信号；所述层面在一第二方向具有4n根接收线，所述n行的每一行置于其第一 侧上的所述4n根接收线中的相应的第一对和其第二侧上的所述4n才艮接收线 中的相应的第二对之间，每一测试结构具有通过各自的二极管、晶体管或可 控开关连接到所述测试结构的第 一和第二侧上的所述接收线中的相应线的第 一和第二输出端，以便所述的4n接收线共同接收来自所有所述测试结构的输 出信号，由此每一所述测试结构能独立地定位以用于测试。14、 根据权利要求13所述的测试芯片，其中所述测试芯片包括具有测试结构的p个层面，这里p为大于1的整数， 所述p个层面的每一个具有m x n个区域，每一层面内至少所述区域中的一些 包含测试结构；所述芯片具有px (m+l)根驱动线，每一测试结构连接到所述驱动线中 相应的至少一才艮；所述芯片具有8n个接收线，每一测试结构连接到所述接收线中相应的至 少一根； 其中所述的测试结构如此排列和连接以便每一所述p x (m x n)测试结构 能利用所述p x (m+l)根驱动线和8n根接收线独立地定位以用于来测试。15、 根据权利要求14所述的测试芯片，其中 所述的p个层面包括奇数层面和偶数层面； 每一层面具有4n 4艮接收线；相应的共同设置的来自每个所述奇数层面的接收线相互连接；以及 相应的共同设置的来自每个所述偶数层面的接收线相互连接。16、 一种测试芯片，包括具有n个区域的至少一层，这里n为整数，每一区域能包括至少一个测 试结构，至少一些所述区域包括各自的测试结构，每个包括一m根平行线的 叠套，这里m为整凄丈；所述至少一层具有m根驱动线，连接所述m根驱动线以向每一叠套中的 所述m根平行线的各根提供输入信号；所述至少一层具有至少2n根接收线，连接所述至少2n4艮接收线以共同 接收来自所有所述测试结构的输出信号；其中所述测试结构如此排列和连接到所述m根驱动线和至少2n根接收 线，以至于任何所述叠套中的一短路或开路缺陷的存在能被识别出来。17、 根据权利要求16所述的测试芯片，其中所述层具有3n根接收线。18、 根据权利要求16所述的测试芯片，其中所迷测试芯片具有p层，每层具有n个区域，每一层中至少一些所述区 域包括各自的m根平行线的叠套；每一所述p层具有m根驱动线，连接所述m根驱动线以向所述相应层中 的每一叠套的所述m根平行线的各根提供输入信号；每一层具有至少2n根接收线，连...

【专利技术属性】
技术研发人员：克里斯托弗赫斯，大卫戈德曼，
申请(专利权)人：PDF技术公司，
类型：发明
国别省市：US[美国]