模块上的每个DRAM的内部行寻址被映射为使得行锤影响每个DRAM中的不同的相邻行地址。由于外部行地址到内部行地址映射方案确保了针对给定外部寻址行的相邻行的每个集合对于模块上的每个DRAM不同，因此给定外部寻址行的行锤击将行锤击错误跨每个...

公开了存储器设备、模块、控制器、系统和相关联的方法。在一个实施例中，公开了一种动态随机存取存储器(DRAM)设备。DRAM设备包括存储器核心电路系统，该存储器核心电路系统包括被组织成存储体组的DRAM存储单元的阵列。每个存储体组包括多个...

DRAM单元需要被周期性地刷新，以保持被存储在DRAM单元中的电荷。对于所有DRAM单元，保留时间通常不相同，但是遵循具有最高电荷损失的单元的保留时间与具有最低电荷损失的单元的保留时间之间具有多个数量级的大小差异的分布。基于单元在特定字...

一种四通道存储器模块包括双通道存储器设备以及四个独立的二十(20)个数据位存储器通道。独立地访问双通道存储器的通道。因此，用于访问存储器模块的四个通道各自访问模块上的第一双通道存储器设备集合和第二双通道存储器设备集合的一个通道。误差检测...

一种四通道存储器模块包括四个独立存储器通道和双通道存储器设备。双通道存储器的通道被独立访问。因此，用于访问存储器模块的四个通道各自访问模块上的双通道存储器设备的第一集合和双通道存储器设备的第二集合的一个通道。模块上还包括双通道数据缓冲设...

描述了用于集成电路存储器设备的并发接口操作的技术

非对称密钥加密系统用于生成用于认证存储器模块的加密证书。该证书是基于认证器(例如，主机系统)为了获得证书可从存储器模块上的至少一个器件读取的未被读取的信息而生成的。例如，用于认证模块的证书可以被存储在串行存在检测器件的非易失性存储器中。...

所公开的实施例涉及密码加速器电路，其包括：从输入数据块生成第一数据块的第一仿射变换电路；SM4S

在一般方面，一种能够处理符合时间敏感网络(TSN)标准和媒体访问控制层安全(MACsec)标准的网络业务的网络接口，在入口路径内包括：物理编码子层(PCS)，其被连接以从网络链路接收业务流；媒体访问控制(MAC)单元，其被配置为将该业务...

描述了用于集成电路存储器设备中的信号偏斜校正的技术。集成电路存储器设备包括用于接收命令/地址(CA)信号和时钟信号的第一接口、数据接口和模式寄存器。在CA总线环回模式期间，该第一接口接收CA信号的模式和该时钟信号，并且该数据接口输出该C...

本申请的各实施例涉及具有高速缓存的存储器模块操作的存储器系统。公开了存储器控制器、设备、模块、系统和关联的方法。在一个实施例中，一种存储器模块包括用于耦合到总线的管脚接口。总线具有第一宽度。模块包括至少一个存储类存储器(SCM)部件和至...

在由核心存储阵列的数据输出带宽所约束的第一时间间隔上从存储器部件的核心存储阵列中读取第一数据。在从核心存储阵列中读取之后，在比第一时间间隔更短、并且与比核心存储阵列的数据输出带宽更大的数据传输带宽相对应的第二时间间隔之上从存储器部件输出...

描述了一种用于生成低抖动输出时钟的电路和方法，该低抖动输出时钟相对于高频时钟具有任意非整数分频比。高频时钟的整数分频比可以通过将高频时钟除以参考时钟并且将输出时钟锁相到高频时钟来实现。非整数分频比可以通过将高频时钟除以最接近的整数、向下...

一种用于人工神经网络的专用集成电路与高带宽存储器集成。具有平铺的神经网络处理单元的处理管芯被接合到存储器管芯的堆叠上，存储体被布置成与覆盖的处理单元建立相对短的连接。存储体为每个覆盖的处理单元形成垂直的存储体组。处理管芯上的开关矩阵允许...

描述了用于均衡来自存储器控制器的并行写入数据和地址信号的集成电路。集成电路各自包括判决反馈均衡器的集合，一个接收信号对应一个均衡器。集合中的每个均衡器具有主采样器和监测采样器，采样器中的每个采样器在该集合公共的定时参考信号(例如，时钟或...

本公开涉及具有依赖符号转换的DFE抽头值的PAM

神经网络加速器裸片堆叠在高带宽存储器上并且与该高带宽存储器集成，使得该堆叠表现为单个三维(3

DRAM设备的动态存储器阵列使用至少两个电压进行操作。第一电压是DRAM设备的大多数数字逻辑电路系统的操作(即切换)电压，第一电压用于在感测(即读取)操作和大多数其他列操作(例如，预充电、激活、写入)期间为感测放大器供电。第二电压大于D...

一种用于人工神经网络的专用集成电路与高带宽存储器集成。神经网络包括互连处理元件的脉动阵列，包括上游处理元件和下游处理元件。每个处理元件包括用于并发的前向和反向传播的输入/输出端口对。处理元件可以用于卷积，在这种情况下，输入/输出端口对可...

一种存储器控制器将关于哪些存储器组件段没有被刷新的信息与关于哪些行接下来将被刷新的信息组合，以确定对于当前刷新命令将被刷新的总行数。基于该总行数，存储器控制器选择在刷新命令之后等待多长时间然后再发出下一后续命令。当掩蔽段和刷新方案的组合...