存储装置制造方法及图纸

一种存储装置，包括：多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，控制装置在一定数目的存储器装置中并行地执行用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理、以及用于读出由连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由提供的指定信号指定。

【技术实现步骤摘要】

本专利技术涉及存储装置，并适用于诸如下述这种半导体存储装置，其把从诸如个人计算机、数字摄像机等的信息处理设备提供的数据存储在内部半导体存储器中。
技术介绍
这种类型的连接到相应于个人计算机、数字摄像机等的信息处理设备的传统半导体存储装置，利用从信息处理设备提供的电能，执行用于将从信息处理设备提供的数据写入到内部半导体存储器中的数据写处理以及用于从内部半导体存储器中读出由信息处理设备所请求的数据的数据读处理(例如，参见作为专利文献1的美国专利US 6,148,354)。专利技术概述当连接了这样的半导体存储装置的信息处理设备相应于利用从信息处理设备内部设置的电池所提供的电能进行操作的数字摄像机时，例如，当半导体存储装置的数据写处理速度和数据读处理速度可以减少到一定程度时，可以取得减少数字摄像机等的功率损耗的效果。当连接了这样的半导体存储装置的信息处理设备相应于利用在屋内的市电所提供的电能进行操作的个人计算机时，例如，当半导体存储装置的数据写处理速度和数据读处理速度增加时，可以取得缩短数据写处理以及数据读处理等的处理时间的效果。值得考虑的是，当能够根据半导体存储装置的使用情况改变半导体存储装置的数据写处理速度以及数据读处理速度时，便利性可以大大地提高。进一步地，当这样的半导体存储装置能够根据一种将要读取和写入的数据(运动图像数据或者音乐(音频)数据)而保证最小的数据写处理速度和最小的数据读处理速度时，半导体存储装置可以例如不丢帧地记录运动图像数据以及无缝地记录/再现音乐(音频)数据。考虑到上述几点而做出了本专利技术。期望提出一种能够适当地改变数据写处理速度和数据读处理速度的存储装置以及能够保证数据写处理速度和数据读处理速度的存储装置。为了解决上述问题，根据本专利技术的一个实施例，提供了一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，控制装置在一定数目的存储器装置中并行地执行下述两种处理之一，即用于写入从存储装置所连接到的连接目的地装置提供的数据的数据写处理以及用于读出由连接目的地装置所请求的数据的数据读处理，该存储器装置的数目由提供的指定信号指定。因而，这种存储装置能够通过改变由指定信号指定的存储器装置的数目而适当地改变数据读处理速度和数据写处理速度。此外，根据本专利技术的一个实施例，提供了一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中保证了用于写入从存储装置所连接到的连接目的地装置提供的数据的数据写处理的速度以及用于读出由连接目的地装置请求的数据的数据读处理的速度的其中之一。因而，由于该半导体存储装置能够保证最小的数据写处理速度以及最小的数据读处理速度，所以该半导体存储装置能够例如不丢帧地记录运动图像数据以及无缝地记录/再现音乐(音频)数据。根据本专利技术的一个实施例，通过改变由指定信号指定的存储器装置的数目而适当地改变数据写处理速度以及数据读处理速度是可能的。根据本专利技术的一个实施例，保证数据写处理速度和数据读处理速度是可能的。附图说明图1是说明根据第一实施例的半导体存储装置的配置的示意图；图2是说明闪速存储器部分的配置的示意图；图3是说明相应等级的内容的表；图4A和4B是说明存储器交叉存取(interleave)状态的示意图；图5是说明在每一个等级中激活的闪速存储器芯片的数目的示意图；图6是说明数据传送率设定处理过程(1)的时序图；图7是说明在等级1中的逻辑块分配的示意图；图8是说明在等级2中的逻辑块分配的示意图；图9是说明在等级3中的逻辑块分配的示意图；图10是说明根据第二实施例的半导体存储装置的配置的示意图；图11A和11B是说明半导体存储装置的外部结构的示意图；图12A、12B和12C是说明DIP开关的状态的示意图；图13是说明数据传送率设定处理过程(2)的流程图；以及图14是说明数据传送率设定处理过程(3)的流程图。具体实施例方式下面将参照附图详细描述本专利技术的实施例。(1)第一实施例图1中的参考数字1表示根据第一实施例的作为一个整体的半导体存储装置。例如，该半导体存储装置1具有相当于连接器的连接部分(在图中没有明确示出)。该半导体存储装置1通过连接部分而连接到信息处理设备一侧的PCIExpress总线上。该半导体存储装置1由此在PCI Express系统的基础上执行与信息处理设备的数据通信。PCI Express是由PCI-SIG(PCI Special Interest Group，PCI特别兴趣小组)开发和管理的一种标准。在第一实施例中的半导体存储装置1在外形上以卡的形状构成，并且在大小/形状上与例如PC卡类似。半导体存储装置1具有用于存储数据的闪速存储器部分2。将体存储装置1还具有控制器3，用来执行用于将来自半导体存储装置1通过连接部分所连接到的信息处理设备的数据写入到闪速存储器部分2中的数据写处理，以及用于从闪速存储器部分2中读取由信息处理设备请求的数据的数据读处理。实际上，闪速存储器部分2通过连接多个存储数据的闪速存储器芯片CP构成。特别地，如图2所示，例如，闪速存储器部分2通过将第一到第四闪速存储器芯片CPA0到A3、第五到第八闪速存储器芯片CPB0到B3、第九到第十二闪速存储器芯片CPC0到C3、以及第十三到第十六闪速存储器芯片CPD0到D3分别连接到第一数据传输线L1、第二数据传输线L2、第三数据传输线L3、以及第四数据传输线L4而构成，第一数据传输线L1、第二数据传输线L2、第三数据传输线L3、以及第四数据传输线L4从控制器3中延伸出来。控制器3包括用于根据存储在主存储器单元4中的固件等来控制整个控制器3的CPU(中央处理器)5。控制器3还包括主机接口单元6，用于在PCIExpress系统的基础上执行与所述半导体存储装置1通过连接部分而连接到的信息处理设备的数据通信。当将要被写入到闪速存储器部分2中的写数据从所述半导体存储装置1通过连接部分而连接到的信息处理设备中进行传输时，半导体存储装置1通过主机接口单元6接收所传输的写数据。主机接口单元6将接收到的写数据提供给在控制器3内部提供的页缓冲器单元7。页缓冲器单元7临时存储来自主机接口单元6的写数据，并且适当地提供已存储的写数据到在控制器3内部提供的存储器接口单元8。存储器接口单元8提供来自页缓冲器单元7的写数据到闪速存储器部分2。在闪速存储器部分2中的闪速存储器芯片CP临时存储来自在闪速存储器芯片CP内部所提供的高速缓冲存储器中的存储器接口单元8的写数据，并在闪速存储器芯片CP内部的存储区域中顺序地存储该已存储的写数据。当通过连接部分连接了半导体存储装置1的信息处理设备指示半导体存储装置1的控制器3读取存储在闪速存储器部分2中的数据时，控制器3从闪速存储器部分2中的闪速存储器芯片CP中读取数据，并且而后在PCI Express系统的基础上传送读出的数据给信息处理设备。特别地，在控制器3内部的存储器接口单元8接收从闪速存储器部分2中读取的读出数据，并且提供接收到的读出数据给页缓冲器单元7。页缓冲器单元7临时存储从存储器接口单元8提供的读出数据，并适当地将已存储的读出数据提供给主机接口单元6。主机接口单元6在PCI Express系统的基础上将来自页缓冲器本文档来自技高网...

【技术保护点】
一种存储装置，包括：多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，所述控制装置在一定数目的所述存储器装置中并行地执行用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理、以及用于 读出由所述连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由提供的指定信号指定。

【技术特征摘要】
JP 2005-1-11 2005-0042991.一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，所述控制装置在一定数目的所述存储器装置中并行地执行用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由提供的指定信号指定。2.如权利要求1所要求的存储装置，进一步包括用于在PCI Express系统的基础上执行与所述连接目的地装置的数据通信的数据通信装置。3.如权利要求1所要求的存储装置，其中，所述控制装置在一定数目的所述存储器装置中并行地执行用于写入从该存储装置所连接到的所述连接目的地装置提供的数据的数据写处理、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由从所述连接目的地装置中提供的所述指定信号指定。4.如权利要求1所要求的存储装置，进一步包括用于允许用户指定所述存储器装置...

【专利技术属性】
技术研发人员：佐鸟谦一，筒井敬一，中西健一，坂东秀明，大久保英明，青木祯孝，今野环，
申请(专利权)人：索尼株式会社，
类型：发明
国别省市：JP[日本]