快闪存储器装置及其存取方法制造方法及图纸

本发明专利技术提供了一种具有减小的尺寸的闪存装置及其存取方法。在该闪存装置中，由于每个内存单元都耦合至多个位线对且被配置来由单个的页缓冲电路及单个的Ｙ门电路存取，因而减少Ｙ门电路的数目并由此缩小闪存装置的尺寸是可能的。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器装置，尤其涉及一种快闪存储器装置。
技术介绍
可进行读取、编程及擦除操作的快闪存储器装置通常包括页缓冲电路。通过页缓冲电路，可在短时间内将大量的数据以页为单位编程入快闪存储器装置或将大量的数据以页为单位从快闪存储器装置读取出来。图1为显示传统快闪存储器装置的页缓冲电路及Y门电路的电路图。参照图1，页缓冲电路P1～PK(K为整数)一一对应地连接至位线对BLe1/BLo1～BLeK/BLoK。页缓冲电路P1～PK也一一对应地连接至Y门电路G1～GK(K为整数)。页缓冲电路P1～PK中的每个包括NMOS晶体管NM1～NM6、PMOS晶体管PM1及锁存电路LA。NMOS晶体管NM1及NM2各自响应于位线选择信号BSLe～BSLeK中的一个及BSLo1～BSLoK中的一个而被开启或关闭。开启NMOS晶体管NM1及NM2以将位线BLe1～BLeK中的一个及BLo1～BLoK中的一个各连接至传感节点S1～SK。响应于预充电信号PRCHb1～PRCHbK中的一个而开启或关闭PMOS晶体管PM1。响应于程控信号PGM1～PGMK中的一个而开启或关闭NMOS晶体管NM3。在开启NMOS晶体管NM3时，从锁存电路LA接收的数据位(未示出)传送至连接至传感节点(S1～SK中的一个)的位线BLe1～BLeK中的一个或BLo1～BLoK中的一个。响应于传感节点S1～SK中的一个而开启或关闭NMOS晶体管NM4，而NMOS晶体管NM5响应于锁存控制信号LCH1～LCHK中的一个而被开启或关闭。NMOS晶体管NM6响应于复位控制信号RST初始化锁存电路LA。Y门电路G1～GK分别响应于控制信号YS1～YSK传送从其对应的页缓冲电路P1～PK、输入/输出线IOL接收的读取数据，或者将程序数据(未示出)从输入/输出线IOL分别传送至页缓冲电路P1～PK。如上所述，由于传统的快闪存储器装置需要用于一对位线的Y门电路，因而位线数目的增加导致Y门电路数目的增加。结果，其导致由Y门电路占用的尺寸增大，引起快闪存储器装置的尺寸增大。此外，若Y门电路数目增加，则需要Y译码器具有更多控制信号来控制增加的Y门电路的操作，也增加了用于提供控制信号的线的数目。
技术实现思路
本专利技术针对快闪存储器装置。本专利技术的一个实施例针对于提供一种能够通过存取存储器单元来减少其整体尺寸及Y门电路的数目的快闪存储器装置，存储器单元被连接至位线对，具有单个页缓冲电路及单个Y门电路。本专利技术的一个实施例也针对于提供一种在快闪存储器装置内控制读取操作的方法，该快闪存储器装置能够通过存取存储器单元来减少其整体尺寸及Y门电路的数目，存储器单元被连接至成对的位线，具有单个页缓冲电路及单个Y门电路。本专利技术的一个实施例进一步针对于提供一种在快闪存储器装置内控制程序操作的方法，该快闪存储器装置能够通过存取存储器单元来减少其整体尺寸及Y门电路的数目，存储器单元被连接至成对的位线，具有单个页缓冲电路及单个Y门电路。本专利技术的一个方面是提供一种包括存储器单元阵列、页缓冲电路、Y门电路及Y译码器的快闪存储器装置。该存储器单元阵列包括连接至多个位线的存储器单元。页缓冲电路对应地连接至多个位线中的预定数目的位线对，在读取操作期间响应于传送控制信号中的一个及锁存控制信号依次存储对应于读取数据位的传感数据位，其中读取数据位经预定数目的位线对中的至少一部分被接收；并响应于传送控制信号中的一个，依次将所存储的数据位输出至内部输入/输出线中的一个。Y门电路经内部输入/输出线对应地连接至页缓冲器，每个Y门电路都响应于输入/输出控制信号的一个将内部输入/输出线中的一个与数据输入/输出线连接或断开。Y译码器响应于列地址信号、读取指令或程序指令而产生传送控制信号及输入/输出控制信号。本专利技术的另一个方面是提供一种用于控制快闪存储器装置的读取操作的方法，该方法包括如下步骤响应于读取指令，依次将对应于读取数据位的传感数据位存储入对应地连接至预定数目的位线的页缓冲电路，其中读取数据位经预定数目的位线对的一部分被接收；在将传感数据位各存储于页缓冲电路中时，通过经内部输入/输出线各连接至页缓冲电路的Y门电路将内部输入/输出线与数据输入/输出线隔离；在将传感数据位各存储入页缓冲电路后，逐个依次通过Y门电路将内部输入/输出线连接至数据输入/输出线；并且每当内部输入/输出线各连接至数据输入/输出线时，将存储于页缓冲电路中的一个内的传感数据位依次输出至与数据输入/输出线连接的内部输入/输出线。本专利技术的一个实施例也提供一种用于控制快闪存储器装置的程序操作的方法，该方法包括如下步骤响应于通过经内部输入/输出线连接至页缓冲电路的Y门电路的程序指令逐个依次在预定时间内将内部输入/输出线连接至数据输入/输出线，每个页缓冲电路都连接至预定数目的位线对；每当内部输入/输出线中的一个连接至数据输入/输出线时，依次将程序数据位存储至页缓冲电路的一个；在将传感数据位存储于页缓冲电路时，通过Y门电路将内部输入/输出线与数据输入/输出线隔离；及在隔离后，同时将每个都存储于页缓冲电路中的程序数据位输出至预定数目的位线对的一部分。附图说明所包括的附图提供对本专利技术的进一步的理解，且并入并组成为本说明书的一部分。附图及其描述解释了本专利技术所举的实施例，用于解释本专利技术的原理，其中图1为显示传统快闪存储器装置的页缓冲电路及Y门电路的电路图；图2为说明根据本专利技术的实施例的快闪存储器装置的方块图；图3为详细说明在图2中显示的页缓冲电路及Y门电路的电路图；图4为详细说明在图2中显示的Y译码器的方块图；及图5为说明图4中显示的输入/输出控制电路的电路图。具体实施例方式以下将参照附图更详细地描述本专利技术的优选实施例。然而，本专利技术可以不同形式实现且其配置不应受限于这里所陈述的实施例。而是，提供这些实施例使得本公开彻底且完整，且将对本领域技术人员全面传达本专利技术的范围。在整个说明书中，相同标号代表相同组件。图2为说明根据本专利技术的实施例的快闪存储器装置的方块图。参照图2，快闪存储器装置100包括存储器单元阵列110、Y译码器120、X译码器130、页缓冲电路PB1～PBJ(J为一整数)及Y门电路YG1～YGJ。该存储器单元阵列110包括连接至多个位线BLe11～BLeJN(J及N为整数)的存储器单元(未示出)。该Y译码器120响应于时钟信号CLK、列地址信号CADD1～CADDJ(J为整数)及读取指令READ或程序指令PGM输出传送控制信号TCL1～TCLJ(J为整数)及输入/输出控制信号YGS1～YGSJ(J为整数)。传送控制信号TCL1～TCLJ各包括预定数目的位。例如，传送控制信号TCL1包括位T11～T1N，且传送控制信号TCLJ包括位TJ1～TJN。X译码器130响应于行地址信号RADD选择连接至存储器单元阵列110的存储器单元的字线(未示出)中的一个。页缓冲电路PB1～PBJ各连接至多个位线BLe11～BLoJN中的预定数目的位线对。例如，页缓冲电路PB1连接至位线对BLe11/BLo11～BLe1N/BLo1N。此外，页缓冲电路PB1～PBJ各连接至内部输入/输出线IIO1～IIOJ。页缓冲电路PB1～PBJ各可响应于传送控制信号TCL1～TCLJ本文档来自技高网...

【技术保护点】
一种快闪存储器装置，其包括：存储器单元阵列，其包括连接至多个位线的存储器单元；页缓冲电路，其对应地连接至多个位线中的预定数目的位线对，在读取操作期间响应于传送控制信号中的一个及锁存控制信号依次存储对应于读取数据位的传感数据位 ，其中读取数据位经预定数目的位线对中的至少一部分被接收，且响应于传送控制信号中的一个，页缓冲电路依次将所存储的数据位输出至内部输入／输出线中的一个；Ｙ门电路，其经内部输入／输出线对应地连接至页缓冲器，每个Ｙ门电路都响应于输入／输出控 制信号中的一个而将内部输入／输出线中的一个与数据输入／输出线连接或断开；以及Ｙ译码器，其响应于列地址信号、读取指令或程序指令而产生传送控制信号及输入／输出控制信号。

【技术特征摘要】
KR 2005-3-22 23467/051.一种快闪存储器装置，其包括存储器单元阵列，其包括连接至多个位线的存储器单元；页缓冲电路，其对应地连接至多个位线中的预定数目的位线对，在读取操作期间响应于传送控制信号中的一个及锁存控制信号依次存储对应于读取数据位的传感数据位，其中读取数据位经预定数目的位线对中的至少一部分被接收，且响应于传送控制信号中的一个，页缓冲电路依次将所存储的数据位输出至内部输入/输出线中的一个；Y门电路，其经内部输入/输出线对应地连接至页缓冲器，每个Y门电路都响应于输入/输出控制信号中的一个而将内部输入/输出线中的一个与数据输入/输出线连接或断开；以及Y译码器，其响应于列地址信号、读取指令或程序指令而产生传送控制信号及输入/输出控制信号。2.如权利要求1的快闪存储器装置，其中页缓冲电路中的每个都至少耦合至两个位线对。3.如权利要求1的快闪存储器装置，其中页缓冲电路中的每个都在程序操作期间响应于传送控制信号中的一个而依次存储依次经内部输入/输出线中的一个接收的程序数据位，且响应于程控信号同时将存储的数据位输出至预定数目的位线对的至少一部分。4.如权利要求3的快闪存储器装置，其中传送控制信号中的每个都包括预定数目的位。5.如权利要求4的快闪存储器装置，其中该Y译码器参照传送控制信号的位而产生输入/输出控制信号。6.如权利要求4的快闪存储器装置，其中该Y译码器包括传送控制电路，其响应于读取指令及程序指令而输出传送控制信号及使能控制信号；以及输入/输出控制电路，其被配置来响应于使能控制信号而被启用或停用，每个都响应于传送控制信号中的一个及列地址信号中的一个而输出输入/输出控制信号中的一个。7.如权利要求6的快闪存储器装置，其中页缓冲电路中的每个都包括位线选择电路，其每个都被提供于第一传感节点与预定数目的位线对之间，位线选择电路被配置来响应于位线选择信号将位线对连接至第一传感节点；预充电电路，其响应于预充电控制信号而将第二传感节点预充电至预定电压电平；第一开关，其提供于第一传感节点与该第二节点之间，响应于读取控制信号而同时将第一传感节点耦合至第二传感节点；传感电路，其被配置来在该读取操作期间响应于该锁存控制信号而被启用，且传感第二传感节点的通过读取数据位连续改变的电压，且产生传感数据位；该预定数目的锁存电路，其被配置来锁存传感数据位或程序数据位；通行电路，其共享内部输入/输出线中的对应的内部输入/输出线，每个通行电路都耦合至预定数目的锁存电路并响应于传送控制信号的位而对应地将锁存电路与该内部输入/输出线连接或断开；以及第二开关，其提供于锁存电路与第一传感节点之间且被配置来响应于该程控信号而同时将锁存电路与第一传感节点连接或断开。8.如权利要求7的快闪存储器装置，其中该传送控制电路在第一预定时间内将使能控制信号保持在非活动状态，在第二预定时间内将该传送控制信号的第一位保持于第一逻辑值，在第三预定时间内将该传送控制信号的其余位变为该第一逻辑值，且在页缓冲电路各存储传感数据位中的最后位时，将该传送控制信号的位全部保持于第二逻辑值；以及其中页缓冲电路各在该第一预定时间内依次存储传感数据位。9.如权利要求8的快闪存储器装置，其中该传送控制电路在页缓冲电路存储了所述最后传感数据位后，在第四预定时间内逐个依次激活使能控制信号，且每当激活使能控制信号中的一个时在该第三预定时间内逐个依次改变传送控制信号的位；以及其中页缓冲电路中的一个在该第四预定时间内依次将传感数据位输出至内部输入/输出线中的一个。10.如权利要求9的快闪存储器装置，其中通行电路的第一通行电路在该第一位变为该第一逻辑值时，将锁存电路的第一锁存电路耦合至内部输入/输出线中的一对应内部输入/输出线；其中该第一锁存电路在通过该第一通行电路耦合至该对应的内部输入/输出线的同时依次锁存从该传感电路接收的传感数据位，然后将经锁存的数据位输出至该对应的内部输入/输出线，且在通过该第一通行电路与该对应的内部输入/输出线隔离的同时锁存该最后的传感数据位；其中通行的锁存电路而非该第一通行电路在该对应的其余位变为该第一逻辑值时各将锁存电路中的...

【专利技术属性】
技术研发人员：李锡奎，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]