具有多个存储块的半导体存储装置制造方法及图纸

半导体存储装置具有：多个存储块（Ｍ＿Ｌ，Ｍ＿Ｒ），分别包括存储数据的存储单元；读出锁存部（ＳＵＬ），对存储单元存储的数据进行检测；缓冲电路（ＢＦ），将读出锁存部（ＳＵＬ）所检测出的读出数据向外部输出，读出锁存部（ＳＵＬ）以及缓冲电路（ＢＦ）在多个存储块（Ｍ＿Ｌ，Ｍ＿Ｒ）间被共有，并在被多个存储块（Ｍ＿Ｌ，Ｍ＿Ｒ）夹持的状态下进行配置。

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，特别涉及多个存储单元分割为多个存储块(memory mat)进行配置的半导体存储装置。
技术介绍
正在开发能够根据对浮动栅极注入电子或者抽取电子来存储信息的半导体存储装置，例如，闪速存储器。闪速存储器包括具有浮动栅极、控制栅极(CG)、源极、漏极以及晶片(衬底)的存储单元。存储单元在对浮动栅极注入电子时阈值电压上升，在从浮动栅极中抽取电子时阈值电压下降。一般地，将阈值电压最低的分布称为存储单元的擦除状态，将比擦除状态高的阈值电压的分布称为存储单元的写入状态。例如，当存储单元存储2位的数据时，电压最低的阈值电压的分布对应于逻辑电平“11”，该状态称为擦除状态。并且，对存储单元进行写入动作，使阈值电压比擦除状态高，由此，得到对应于逻辑电平“10”、“01”以及“00”的阈值电压，该状态称为写入状态。此外，在半导体装置中，例如，对与存储单元连接的位线等电压供给线充放电荷，由此，对存储单元进行数据写入以及数据读出。此处，近年来，随着存储器容量的增加，配置有存储单元的存储块的面积变大，与存储单元连接的位线长增大。若位线长增大，则布线电容增大，位线的充放电需要很长时间，故针对存储单元的数据读出时间以及数据写入时间增大。为了解决这样的问题，例如，在特开平06-103789号公报(专利文献1)中公开了以下的半导体存储装置。即，将存储阵列分为2份，在各存储阵列间配置读出放大器。根据这样的结构，能够防止位线长增大而导致布线电容增大。但是，对存储在存储单元中的数据进行检测的读出放大器通常与输入输出电路连接，该输入输出电路向外部输出读出数据以及从外部输入写入数据。此处，在读出放大器以及输入输出电路间的布线较长的情况下，因为布线电容较大，故数据读出时间增大。特别是，在存储单元存储多位数据的半导体存储装置中，因为读出放大器以及输入输出电路间的数据传送次数较多，故数据读出时间显著增加。但是，专利文献1以及特开平08-235878号公报、特开2004-318941号公报、特开平08-147990号公报(专利文献2～4)记载的半导体存储装置中，没有讲述关于读出放大器以及输入输出电路间的数据传送引起的数据读出时间增大的对策。
技术实现思路
本专利技术的目的在于提供一种可防止读出数据等对半导体存储装置的存取时间增大的半导体存储装置。本专利技术的半导体存储装置具有多个存储块，分别包括存储数据的存储单元；读出放大器，对存储单元所存储的数据进行检测；缓冲电路，将读出放大器所检测出的读出数据输出到外部，其中读出放大器以及缓冲电路在所述多个存储块间被共用，以由多个存储块夹持的状态进行配置。此外，本专利技术其他的半导体存储装置，具有分别包括存储数据的存储单元的第一存储块以及第二存储块；第一电流线，按照每个所述存储决至少各配置一条，与存储单元的一个导通电极连接；读出锁存器(sense latch)，在各存储决间被共用，第一电流线存储与向存储单元进行写入的写入数据相对应的电荷，并且，基于第一电流线的电压值或者电流值对存储单元存储的数据进行检测；第二电流线，按照每个存储决至少各配置一条；多个第一晶体管，对应于第一电流线进行配置，切换第一电流线和第二电流线的连接以及非连接；多个第二晶体管，对应于第一电流线进行配置，切换第一电流线和读出锁存器的连接以及非连接；第三电流线，按照每个存储块至少各配置一条；多个第三晶体管，对应于第一电流线配置，切换存储单元的另一导通电极与第三电流线的连接以及非连接。根据本专利技术，能够防止针对半导体存储装置的存取时间的增大。本专利技术的上述以及其他的目的、特征、情况以及优点可从参照附图理解的本专利技术的以下详细说明中得知。附图说明图1是表示本专利技术第一实施方式的半导体存储装置结构的图。图2是表示本专利技术第一实施方式的半导体存储装置的读出锁存部以及存储块结构的图。图3是表示读出锁存器以及缓冲电路间的布线的图。图4是表示读出锁存器以及缓冲电路间的布线的另一例的图。图5是表示本专利技术第一实施方式的半导体存储装置的预充电/放电MOS晶体管的版面设计的图。图6是表示本专利技术第一实施方式的半导体存储装置的预充电/放电MOS晶体管的版面设计变形例的图。图7是概要示出本专利技术第二实施方式的半导体存储装置结构的图。图8是表示本专利技术第二实施方式的半导体存储装置的读出锁存部以及存储块结构的图。具体实施例方式以下使用附图对本专利技术的实施方式进行说明。并且，图中相同或者相当的部分付以相同符号，不重复其说明。第一实施方式图1是概要示出本专利技术第一实施方式的半导体存储装置的结构的图。参照该图，半导体存储装置具有存储数据的多个存储单元、存储块M0_L～M3_L、存储块M0_R～M3_R、读出锁存部SLU0～SLU3、缓冲电路(输入输出电路)BF0～BF3、电压发生电路PS、控制电路CNTL0～CNTL3。分割半导体存储装置的多个存储单元，并配置在存储块M0_L～M3_L以及存储块M0_R～M3_R中。存储块M0_L～M3_L配置在读出锁存部SLU0～SLU3的左侧。存储块M0_R～M3_R配置在读出锁存部SLU0～SLU3的右侧。即，读出锁存部SLU0～SLU3以被存储块夹持的状态进行配置。缓冲电路例如是SRAM(Static Random Access Memory静态随机存储器)，将读出数据输出到半导体存储装置外部以及从半导体存储装置外部输入写入数据。读出锁存部SLU0～SLU3包括对应于全局位线(电流线)CBL配置的读出锁存器SL。全局位线GBL与存储块的存储单元连接。读出锁存器SL包括未图示的锁存电路以及读出放大器，检测读出数据、以及暂时保存写入数据和读出数据。详细地说，读出锁存器SL的锁存电路暂时保存从缓冲电路BF接收的写入数据。并且，读出锁存器SL在全局位线GBL中存储与暂时保存在锁存电路中的写入数据的逻辑电平相对应的电荷。此外，读出锁存器SL的读出放大器通过检测全局位线GBL的电压值，对存储单元所存储的数据进行检测。读出锁存器SL的锁存电路暂时保存被检测出的数据，此外，将暂时保存的数据向缓冲电路BF输出。根据这样的结构，在缓冲电路BF暂时不能将备读出放大器所检测出的读出数据向外部输出时，缓冲电路BF也能够依次从备锁存电路中取出读出数据，向外部输出。并且，读出锁存器SL的读出放大器可以是如下结构通过对全局位线GBL中流过的电流进行检测，由此，检测存储单元所存储的数据。电压发生电路PS通过后述的各电压供给线，对各存储块以及各读出锁存部供给电压。控制电路CNTL0～CNTL3控制电压发生电路PS，对分别对应的存储块以及读出锁存部供给电压。图2是表示本专利技术第一实施方式的半导体存储装置的读出锁存部以及存储块的结构的图。参照该图，读出锁存部SLU包括预充电/放电MOS(Metal OxideSemiconductor金属氧化物半导体)晶体管(第一晶体管)MPC1～MPC6、转移(transfer)MOS晶体管(第二晶体管)MT1～MT6、读出锁存器SL1～SL3。存储块M_L包括存储单元MC1～MC6和转移MOS晶体管(第三晶体管)MT51～MT53。存储块M_R包括存储单元MC7～MC12、转移MOS晶体管(第三晶体管)MT54～MT56。对配置在读出锁存器本文档来自技高网...

【技术保护点】
一种半导体存储装置，其中具有：多个存储块，分别包括存储数据的存储单元；读出放大器，对所述各个存储单元所存储的数据进行检测；缓冲电路，将所述读出放大器所检测出的读出数据输出到外部，所述读出放大器以及所述缓冲电路在所述多个存储块间被共用，并以夹持在所述多个存储块的状态进行配置。

【技术特征摘要】
JP 2006-1-30 2006-0210101.一种半导体存储装置，其中具有多个存储块，分别包括存储数据的存储单元；读出放大器，对所述各个存储单元所存储的数据进行检测；缓冲电路，将所速读出放大器所检测出的读出数据输出到外部，所述读出放大器以及所速缓冲电路在所述多个存储块间被共用，并以夹持在所述多个存储块的状态进行配置。2.如权利要求1记载的半导体存储装置，其中所述缓冲电路进一步从外部接收针对所述各存储单元的写入数据，所述半导体存储装置还具有锁存电路，该锁存电路暂时保存所述从外部接收的针对各存储单元的写入数据以及所述被检测出的读出数据，所述读出放大器、所述缓冲电路以及所述锁存电路在所述多个存储单元间被共用，并以被所述多个存储块夹持的状态进行配置。3.一种半导体存储装置，具有分别包含存储数据的存储单元的第一存储块以及第二存储块；第一电流线，按照每个所述存储块至少各配置一条，并与所述存储单元的一个导通电极连接；读出锁存器，在所述各存储块间被共用，所述第一电流线存储与针对所述存储单元的写入数据相对应的电荷，并且，基于所述第一电流线的电压值或者电流值对所述存储单元存储的数据进行检测；第二电流线，按照每个所述存储块至少各配置一条；多个第一晶体管，对应于所述第一电流线进行配置，切换所述第一电流线和所述第二电流线的连接以及非连接；多个第二晶体管，对应于所述第一电流线进行配置，切换所述第一电流线和所述读出锁存器的连接以及非连接；第三电流线，按照每个所述存储块至少各配置一条；多个第三晶体管，对应于所述第一电流线配置，切换所述存储单元的另一导通电极与所述第三电流线的连接以及非连接。4.如权利要求3记载的半导体存储装置，其中所述半导体存储装置还具有电压发生电路，对所述各晶体管供给电压；控制电路，对所述读出锁存器以及所述电压发生电路进行控制，所述控制电路对所述读出锁存器以及所述电压发生电路进行控制，在读出针对所述各存储块的各存储单元的数据时，使对应于所述各存储块的所述第一晶体管激活，连接所述第一电流线以及所速第二电流线之后，使对应于所述各存储块的所述第三晶体管激活，并连接所述...

【专利技术属性】
技术研发人员：岸浩二，
申请(专利权)人：株式会社瑞萨科技，
类型：发明
国别省市：JP[日本]