擦除存储器阵列上存储单元的方法技术

本发明专利技术提供了一种擦除存储器阵列上存储单元的方法，该方法包括向存储单元阵列的单元集合的比特施加擦除脉冲，并仅在被擦除的单元集合的一个子群上执行擦除校验操作，以检查存储单元阈电压（Ｖｔ）是否已经降低至一擦除校验（ＥＶ）电压水平。

【技术实现步骤摘要】

本专利技术涉及对非易失存储器(NVM)阵列存储单元的操作，例如，编程和擦除，特别涉及减少对这些阵列的擦除脉冲和擦除校验操作的方法。
技术介绍
目前，非易失存储器产品集成了对存储单元进行电子编程和擦除的能力。主要表现为，擦除操作不是在每个单元上逐一执行，而是在单元子群上执行，就像在编程操作期间正常执行一样。这意味着，直到最后(最慢)的单元完成擦除，擦除条件才施加于整个子群，即，校验是否超出预定的水平(擦除校验)。集成了在擦除期间进行隧道增强热孔注入的存储器产品，如在NROM(氮化物只读存储器)技术中，要求晶体管结点高偏压以通过带到带隧道效应产生注入孔，如图1所示。必须控制电荷注入以保证适当的设备操作，因此步进和校验算法常被采用。在一个典型的算法中，以一特定的偏压注入电荷，其后进行一校验操作，以探测单元是否达到预设状态。如果未达到预设状态，就通过一更高的偏压启动更强的电荷注入，反之亦然。对隧道增强热孔注入来说，常要在存储器单元两面同时分别执行这一流程，其结果是更长的擦除时间和更低的执行效率。在设备的使用寿命期间，特别是经过密集的循环(连续编程和擦除操作)之后，用以擦除NROM和类似NROM单元的电压就应增加。例如，图2是现有技术的一个典型实施例，表示循环之前和之后的NROM单元的擦除曲线。该曲线显示了擦除操作的退化，其中，每个循环之后，都要施加更高的电压来擦除单元。图3是循环对擦除电压的不利影响的另一个实施例。特别地，图3表示出现有技术中基于NROM的存储器产品的擦除电压和步进计数，其为在一个设备上进行编程/擦除操作(循环计数)数量的函数。漏压(Vppd)增加至一特定电压值(如图中所示特定产品的最大允许电压7.1V)，同时，脉冲数量也增加。在达到最大允许电压之后，电压水平变得稳定。由于在产品测试初期就设定了初始擦除电压，在擦除操作中会逐步累积，这在产品使用周期的中后期就转化为低下的效率。在现有技术中，曾经提出并尝试过很多措施来提高以孔注入为基础的擦除流程的效率。其中一种措施，以一高于最后一个脉冲的水平施加一额外的擦除脉冲，以保证完全擦除，提高可靠性。多个专利文件中均提及采用附加脉冲的方法，例如，美国专利6700818、美国专利申请20050117395和20050058005，这些专利或申请均已转让给本申请的受让人，本申请将参考其内容。另一种措施是在两个连续的步骤之间采用大电压跨度。但这种方法可能导致操作可控性降低。还有一种措施是采用多种电压增幅。因为经常同时在多个单元上同时执行电荷注入，这种措施的原理是，可集成大电压跨度直至第一个单元集合体到达其目标，继以一个更小的电压跨度直至单元集合完成。还有一种措施是在学习阶段中，据一先前的单元群或同样单元群的擦除操作确定一优先步电压水平，该电压水平施加在阵列的其余单元上，以便更快。另一种措施是，在产品分类时的第一个脉冲水平进行拨号。但是这种措施不能确保较短的脉冲计数时间开销。另一种措施则采用多种校验水平。这样脉冲电压可以较快至一最终脉冲水平，但是这种措施要求更复杂的设计和更长的校验时间。另一种措施要求在脉冲应用/校验操作时，单元的两面交互进行。这种办法可使擦除效率双倍提高，但是可控性会降低。另一种措施通过减少能量消耗采用增强的擦除并行机制。还有一种措施，如果足够多的单元擦除失败，则停止擦除校验。施加附加一个擦除脉冲之后，在第一次失效的地址继续进行擦除校验。但是，在上述所有现有技术中，擦除群中的所有单元必须通过几个擦除校验，包括在完成擦除操作之前，并联字线切换时间开销的损失。
技术实现思路
本专利技术提供一种擦除存储器阵列上的存储单元的比特和减少此类阵列的擦除脉冲及擦除校验操作的方法。本专利技术将在下文中详述，其涉及一种NVM阵列存储单元，特别涉及一种单比特、双比特、多比特和多电平NROM单元，其中擦除动作通常包括将比特的阈电压水平调整至一目标阈值，本专利技术不限于NROM阵列。在一个实施例中，为减少擦除操作的总体时间，需要减少校验和切换时间，但不限于此。通过缩短孔注入脉冲间的校验操作，可以减少上述现有技术中的时问损失，从而充分提高产品执行效率。按本专利技术的一个实施例提供的方法，可擦除存储器阵列上的存储单元，该方法包括向存储单元阵列的单元集合的所有比特施加擦除脉冲，并仅对被擦除的单元集合的一个子群执行擦除校验操作，以检查该存储单元的阈电压(Vt)是否降低至擦除校验(EV)电压水平，如果是，就对单元集合停止擦除操作，而不论是否对单元集合的其余部分进行了检查。按本专利技术的一个实施例，只有单元集合的子群被校验完成了擦除，该单元集合才可被校验完成了擦除。按本专利技术的一个实施例，对该子群进行擦除校验使其电平低于目标擦除校验电压水平更低，以保证即使没有对全部单元进行校验，整个单元集合仍被擦除。按本专利技术的一个实施例，该方法可进一步包括将校验时间开销最小化。按本专利技术的一个实施例，可在将该子群聚束至少量字线之后执行擦除校验操作，以进一步减少切换时间开销。按本专利技术的另一个实施例，在读电平和擦除校验电平之间，或在读电平和擦除校验及编程校验电平之间，可增加一个设定的电平差。按本专利技术的另一个实施例，该方法可进一步包括，向单元集合的两个或两个以上的子群施加擦除脉冲，但并不对所有的子群执行校验操作。按本专利技术的一个实施例，该方法可进一步包括，保证一定量的比特达到设定电平，而且单元集合通过擦除校验的概率很高，而只需对单元的一个子群实际执行擦除校验。按本专利技术的一个实施例，该方法可进一步包括，在完成擦除校验之后，另外施加擦除脉冲。按本专利技术的一个实施例，完成擦除校验的该单元集合的子群可以在包括单元集合本身的单元集合的任何一个子群之间，有规律地、周期性地或随机地从一个擦除操作向另一个擦除操作改变。附图说明结合附图和下文的详细说明，可更好地理解本专利技术。图1是现有技术中通过隧道效应增强热孔注入擦除NROM单元的简图；图2是现有技术中典型的NROM单元在循环前后的擦除曲线，显示出擦除操作的退化；图3是现有技术中以NROM为基础的存储器产品的擦除电压和步计数简图，该擦除电压和步计数是在装置上执行编程/擦除操作(循环计数)的数量的函数；图4A和4B是按本专利技术的实施例，被分区为子部分的存储器阵列上的单元集合的实施例的简化示意图；图4C是按照本专利技术的一个实施例，擦除非易失存储单元阵列上存储单元的比特的方法的简化流程图；图5是按照本专利技术的一个实施例，阈电压在NROM阵列的子群上分布的简化图，该阈电压是子群规模的函数；图6A是通过现有技术中，用传统方法擦除和编程单元的阈电压的统计分布简图；图6B是按照本专利技术的一个实施例，擦除单元的阈电压的统计分布简图； 图7A是按照本专利技术的一个实施例，被编程擦除的单元集合的示意简图，图中余量损失因单元集合的子群之间的不匹配而引起；图7B是按照本专利技术的一个实施例，补偿因单元集合的子群之间的不匹配而引起的余量损失的流程图；图8是按照本专利技术的一个实施例，被编程的NROM单元的两个子群之间的阈电压分布的 具体实施例方式为对单元集合分区而使用了一些术语，参照图4A和4B可以更好理解这些术语，前述两图是按照本专利技术的一个实施例，在被分区成子部分的存储器阵列上的单元集合的实施例。图4A是在被分区成子部分12(本本文档来自技高网...

【技术保护点】
一种擦除存储器阵列上存储单元的方法，该方法包括：对存储器阵列上的单元集合的比特施加擦除脉冲，并仅对被擦除的单元集合的一个子群进行擦除校验操作，以检查存储单元阈电压（Ｖｔ）是否降低至擦除校验（ＥＶ）电压水平，如果是，则停止向单元集合施 加擦除脉冲。

【技术特征摘要】
US 2005-1-19 60/6445691.一种擦除存储器阵列上存储单元的方法，该方法包括对存储器阵列上的单元集合的比特施加擦除脉冲，并仅对被擦除的单元集合的一个子群进行擦除校验操作，以检查存储单元阈电压(Vt)是否降低至擦除校验(EV)电压水平，如果是，则停止向单元集合施加擦除脉冲。2.根据权利要求1所述的方法，其中，仅在对该子群进行擦除校验后才完成整个单元集合的擦除校验。3.根据权利要求1所述的方法，其中，对该子群进行擦除校验使其电平低于目标擦除校验电压水平，以保证即使没有对全部单元进行校验，整个单元集合仍被擦除。4.根据权利要求1所述的方法，其中，还包括将校验时间开销最小化。5.根据权利要求1所述的方法，其中，在将所述子群聚束至少量字线后执行擦除校验操作，以进...

【专利技术属性】
技术研发人员：阿萨夫沙比尔，
申请(专利权)人：赛芬半导体有限公司，
类型：发明
国别省市：IL[以色列]