半导体集成电路和漏电流减小方法技术

本发明专利技术提供一种半导体集成电路装置，至少包括具有多个存储单元的ＳＲＡＭ存储单元阵列、基板偏置产生单元以及源极偏置产生电路，其中每个存储单元都由包括负载ＭＯＳ晶体管、驱动ＭＯＳ晶体管和转移ＭＯＳ晶体管的电路组成，基板偏置产生电路电连接到负载ＭＯＳ晶体管并且至少在工作和备用时提供基板电位给负载ＭＯＳ晶体管，源极偏置产生电路电连接到驱动ＭＯＳ晶体管并且在备用状态下提供源极电位给该驱动ＭＯＳ晶体管。在工作和备用状态期间都可以减小ＳＲＡＭ存储单元中的漏电流并且减小电流消耗。

【技术实现步骤摘要】

本专利技术涉及一种，更具体的是涉及一种具有有效减小漏电流的电路结构的半导体集成电路以及漏电流减小方法，其中该漏电流由包括SRAM存储电路的系统LSI中的SRAM存储电路消耗或用尽。本申请是2005年10月28日提交的序列号为314287/2005的日本专利申请的复本，该专利申请的主题在这里被结合用作参考。
技术介绍
随着便携式装置的激增，现在已经比以前任何时候都更加需要减小半导体集成电路装置的功耗。特别是，在一个芯片中结合不同功能块的系统LSI中，由与逻辑系统相同的工艺实现的SRAM被构造成影响系统LSI的性能的重要功能块。但是，安装在系统LSI中的SRAM的高集成度和其容量的增加已经随着工艺微型化而发展。为了使系统LSI实现较低的功耗，减小SRAM的功耗的重要性得以提升。另一方面，随着工艺微型化的发展，电源电压的减小也随之发展。当电源电压变低时，MOS晶体管的工作速度变慢。作为避免此情况发生的对策，已知一种减小MOS晶体管的阈电压的方法。但是，问题在于，当阈电压变低时则会引起MOS晶体管关断时漏电流(leak current)增加。SRAM由用于保存数据的存储单元阵列部分、外部电路和外围电路组成，其中外围电路用于执行与数据的交换，并且具有工作状态和备用状态这两个运行状态。在备用状态中，每个存储单元的数据被保存而不进行写入和读取工作，仅仅只有漏电流流过外围电路和存储单元，然而在执行写入和读取工作的工作状态中，当SRAM中的每个节点的负载电容被充电/放电时，产生充电/放电电流，并且在切换组成SRAM的每个单独的MOS晶体管时产生的直通电流以及漏电流流动。作为SRAM中电流消耗的一部分，主要使用在工作时或工作期间的充电/放电电流。但是，电源电压随着从从此以后的微型化发展而进一步减小，并且阈电压也减小。因为上述原因而导致的漏电流的快速增长产生了一个问题，即SRAM的电流消耗在工作期间以及在备用状态时都大大增加。专利文献1(日本特开专利申请No.平成6(1994)-53496)中已经公开了一种用于减小逻辑电路的功耗的传统方法，该方法安装基板偏置电路，以及在备用状态下利用基板偏置产生电路控制每个MOS晶体管的基板电位，从而使它的阈电压高于工作状态期间的阈电压，从而减小备用状态下的漏电流。专利文献2(日本特开平专利申请号No.2004-206745)中已经公开了一种使SRAM电路功耗降低的方法，该方法在备用状态下通过开关从接地电源切断或断开SRAM存储单元中的每个驱动NMOS晶体管的源极电位，之后通过由二极管和电阻器组成的源极电位控制电路将源极电位设置成接地电源和电源电压之间的中间电压，从而减小备用状态下每个存储单元的漏电流。但是，上述传统的结构是仅仅在备用状态下增加每个MOS晶体管的阈电压从而漏电流减小方法。问题在于，工作过程中的漏电流不能减少。在控制基板电位的方法中，MOS半导体集成电路通常具有垂直堆叠结构，其中PMOS和NMOS晶体管的漏极像CMOS反相器中那样相互连接。因此，不可能希望漏电流大大减小，除非基板电位被提供给NMOS和PMOS晶体管，以控制两个阈电压。典型的SRAM存储单元包括六个MOS晶体管。更具体来说，SRAM存储单元由两个负载PMOS晶体管、两个驱动NMOS晶体管和两个转移NMOS晶体管组成。由于NMOS晶体管的数量占多数，因此因NMOS晶体管而使得漏电流成分假设占存储单元的总漏电流的比重增加。因此，在使用基板偏置控制方法的情况下，需要将每个NMOS晶体管的源极电位Vsn固定成接地电源，并且为减小SRAM存储单元的漏电流而控制基板电位Vbb。但是，为了提供不同于源极电位的电位给P型基板的半导体中的特定NMOS晶体管的基板电位Vbb，需要三阱结构工艺。与通常使用信号阱结构或双阱结构相比，工艺成本增加。对于每个PMOS晶体管的基板电位Vpp，不必使用三阱结构工艺，这是因为每个PMOS晶体管的基板通常都连接到NWELL，并且可以与和源极电位连接的P型半导体基板分开。另一方面，在用于控制每个驱动NMOS晶体管的源极电位Vsn的方法中，在备用状态下，用于NMOS的基板电位Vbb被设置为接地电源，并且源极电位Vsn被设置成高于接地电源。因此，由每个转移NMOS晶体管的栅极-源极电压的反偏置效应，以及由每个转移NMOS晶体管的漏极-源极电压、每个驱动NMOS晶体管的漏极-源极电压和每个负载PMOS晶体管的漏极-源极电压的电压减小效应，漏电流有望减小，以及由基板偏置效应，每个驱动和转移NMOS晶体管的漏电流也希望能够减小。但是，当与每个驱动和转移NMOS晶体管的漏电流的减小相比较时，流过负载PMOS晶体管的漏电流的减小效应较低。因此，问题在于，不能奢望整个存储单元上的漏电流大量减小。虽然已经公开了一种通过每个均预先具有高阈电压的晶体管制造负载PMOS晶体管的方法作为对策，但是仍然需要采用对于内部逻辑电路具有多个阈电压的多Vt工艺，因此使得工艺成本变高。已经公开了一种偏置每个驱动NMOS晶体管的源极电位的方法，其中MOS电阻器和MOS二极管并联连接。但是，问题在于，由于源极偏置的电压值受到MOS晶体管的阈电压的限制，所以该源极偏置电压值易于受到工艺变化、电源电压和温度的影响，并且会影响减小漏电流的效果。由于特别是具有这样的趋势，即，随着微型化的发展，阈电压的工艺变化变大，源极偏置电压值对漏电流减小效果产生更大的影响。此外，还存在这样的问题，由于源极偏置电压值根据MOS晶体管的阈电压和MOS晶体管的阻值之间的平衡来确定，并且它的值取决于流过备用状态下的SRAM存储单元的漏电流，所以难以将源极偏置电压值设置成任意值。此外，存储单元具有在备用状态下保存数据所需的最低工作电压。虽然SRAM在高于最低工作电压且低于SRAM电源的最大电源电压的工作电压范围中工作，但是由于电源电压随着微型化的发展而减小，因此现有工作电压范围将变窄。因此，重要的是，所产生的偏置电位不易受到工艺变化的影响，并且在确保数据的稳定保存方面具有高精度。
技术实现思路
根据上述内容，本专利技术的目的因此在于提供一种消除上述问题的。根据本专利技术的第一方面，为了达到上述目的，提供一种半导体集成电路装置，其至少包括SRAM存储单元阵列和基板偏置产生电路，其中该存储单元阵列包括每个均由包括负载MOS晶体管、驱动MOS晶体管和转移MOS晶体管的电路构成的多个存储单元，基板偏置产生电路电连接到负载MOS晶体管并且至少在工作和备用期间提供基板电位给负载MOS晶体管，使得负载MOS晶体管的阈电压的绝对值增加。根据本专利技术的第二方面，为了达到上述目的，本专利技术还提供一种用于SRAM存储单元的漏电流减小方法，该方法包括如下步骤产生用于增加SRAM存储单元中包括的负载MOS晶体管的阈电压的绝对值的第一基板电位；以及至少在工作和备用期间提供该第一基板电位给负载MOS晶体管。根据本专利技术，该SRAM存储单元的基板电位在工作和备用状态期间总是由基板偏置产生电路施加。因此可以减小工作和备用状态期间SRAM存储单元中的漏电流，从而减小电流消耗。附图说明虽然说明书以权利要求结束，其中权利要求特别指出并且清楚要求保护被认为是本专利技术的主题，但是应当相信本专利技术、本专利技术的目的和特征以及进一本文档来自技高网...

【技术保护点】
一种半导体集成电路装置，至少包括：包括多个存储单元的ＳＲＡＭ存储单元阵列，其中每个存储单元包括负载ＭＯＳ晶体管；以及基板偏置产生电路，其电连接到负载ＭＯＳ晶体管，并且至少在ＳＲＡＭ存储单元阵列的工作和备用时提供第一基板电位给负载ＭＯＳ晶体管，使得负载ＭＯＳ晶体管的阈电压的绝对值增加。

【技术特征摘要】
JP 2005-10-28 2005-3142871.一种半导体集成电路装置，至少包括包括多个存储单元的SRAM存储单元阵列，其中每个存储单元包括负载MOS晶体管；以及基板偏置产生电路，其电连接到负载MOS晶体管，并且至少在SRAM存储单元阵列的工作和备用时提供第一基板电位给负载MOS晶体管，使得负载MOS晶体管的阈电压的绝对值增加。2.根据权利要求1所述的半导体集成电路装置，其中每个存储单元还包括驱动MOS晶体管和转移MOS晶体管，并且每个负载MOS晶体管都包括PMOS晶体管。3.根据权利要求2所述的半导体集成电路装置，还包括源极偏置产生电路，该源极偏置产生电路电连接到驱动MOS晶体管，并且在工作时将每个驱动MOS晶体管的源极电位设置为接地电位，在备用时将该源极电位设置成高于接地电位的第一偏置电位。4.根据权利要求3所述的半导体集成电路装置，其中该源极偏置产生电路包括调节电路。5.根据权利要求4所述的半导体集成电路装置，其中该调节电路具有有正温度系数的输出电压特性，其中其输出电压随着温度上升而增加。6.根据权利要求4所述的半导体集成电路装置，其中该调节电路具有其输出电压与漏电流的大小成比例的输出电压特性。7.根据权利要求1所述的半导体集成电路装置，其中该基板偏置产生电路包括电荷泵电路；电连接到电荷泵电路的振荡器电路；以及电连接到电荷泵电路和振荡器电路的传感器电路。8.根据权利要求1所述的半导体集成电路装置，其中该基板偏置产生电路利用电压高于SRAM电源的电源产生第一基板电位。9.根据权利要求1所述的半导体集成电路装置，其中该基板偏置产生电路利用从电压高于SRAM电源的电源降压的电压产生第一基板电位。10.根据权利要求8所述的半导体集成电路装置，其中电压高于SRAM电源的电源包括用于输入/输出缓冲器的电源。11.根据权利要求1所述的半导体集成电路装置，还包括外围电路，电连接到存储单元并且用于访问存储单元；以及第一开关元件，其电连接到该外围电路，并且在工作时提供电源电压给该外围电路，在备用时不将该电源电压提供给该外围电路。12.根据权利要求11所述的半导体集成电路装置，其中该第一开关元件由电连接在电源和外围电路之间的PMOS晶体管组成。13.根据权利要求12所述的半导体集成电路装置，还包括第二开关元件，该第二开关元件电连接在该PMOS晶体管和基板偏置产生电路之间，并且在备用时...

【专利技术属性】
技术研发人员：广田诚，菊池秀和，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]