半导体器件制造技术

本发明专利技术提供一种以简单结构谋求待机时的消耗电流的降低的半导体器件。具有存储单元阵列，该存储阵列具有设置在多条字线和多条互补位线的交叉部的多个ＣＭＯＳ静态型存储单元。上述存储单元阵列以并列方式设置了开关ＭＯＳＦＥＴ、形成二极管形态的第一导电型和第二导电型的ＭＯＳＦＥＴ，其中开关ＭＯＳＦＥＴ在构成多个静态型存储单元的第一和第二ＣＭＯＳ倒相电路所具有的第一导电型ＭＯＳＦＥＴ的源极所连接的第一源极线和与其对应的第一电源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态。构成上述第一和第二ＣＭＯＳ倒相电路的第二导电型ＭＯＳＦＥＴ的源极所连接的第二源极线，连接在与其相对应的上述第二电源线上。

【技术实现步骤摘要】

本专利技术涉及一种半导体器件，尤其涉及一种有效用于具有由静态 降低技术的^效技术。、 、 J > 、、；
技术介绍
作为在静态型存储单元的源极线上设置电位控制电路，存储单元 在待机时通过上述电位控制电路把源极电位作为中间电位来减低泄漏电流的例子，有日本特开2004-206745号公报。另外，作为在存 储单元的电源线或接地线中的一方设置追加MOSFET，存储单元在待 机状态时形成反映构成存储单元的交叉反馈电路的MOSFET的阈值 电压变动的一方或者双方的偏置电压，从而进行控制的例子，有日本 特开2006 - 073065号公报。日本特开2004- 206745号公报日本特开2006 - 073065号公报
技术实现思路
在上述专利文献1中，把上述源极电位作为中间电位的电位控制 电路，为了抑制接地电位侧的源极线的电位上升而采用二极管形态的 N沟道MOSFET或者为了抑制电源电压侧的源4及电位的电位降^f氐而 采用二才及管形态的P沟道MOSFET。因此，与构成电位控制电路 MOSFET相对应的导电型MOSFET的阈值电压由于工艺标准离差而 发生较大变动时，上述中间电位也与其对应变大。用N沟道MOSFET 的例子进行说明，则存储单元的N沟道MOSFET与构成上述电位控 制电路的N沟道MOSFET的阈值电压均变大时，存储单元中由于N沟道MOSFET的阈值电压的上升，用于维持导通状态所需的N沟道 MOSFET的栅极、源极之间的电压将变大。与此相对，构成上述电位 控制电^^的N沟道MOSFET,存在将会向^f吏源4 L线的中间电位变大 而使在上述导通状态所需的栅极、源极之间的电压变小的方向工作的 问题。这样一来，在专利文献1的技术中，在由于MOSFET的工艺 标准离差使阈值电压的变动变大的情况下，在数据保持特性方面会出 现问题。上述专利文献2中，使流过将二极管形态的P沟道MOSFET串 联连接而得到的电路的电流与流过将二极管形态的N沟道MOSFET 和P沟道MOSFET串联连接而得到的电路的电流在电阻中流动而形 成偏置电压，从而形成补偿工艺标准离差那样的偏置电压。可是，为 了使在上述那样的MOSFET串联电路中形成的电流在电阻中流动而 得到偏置电压，除需要上述2个串联链接的P沟道MOSFET、以及串 联连4妄的上述P沟道MOSFET和N沟道MOSFET的阈值电压之外， 为了在上述电阻中产生上述偏置电压以上的大电压而需要大的工作 电压。所以，存在工作下限电压将被限定为产生上述偏置电压所需的 较大电压的问题。本专利技术的 一个目的在于提供一种以简单的结构谋求待机时的消 耗电流的降低的半导体器件。本专利技术的上述及其他目的以及新的特 征，将从本说明书的记载和附图而得到明确。本专利技术申请中公开的一个实施例如下。具有存储单元阵列，该存 储阵列具有设置在多条字线和多条互补位线的交叉部的多个CMOS静态型存储单元。上述存储单元阵列以并列方式设置了开关 MOSFET、形成二极管形态的第一导电型和第二导电型的MOSFET， 其中开关MOSFET位于构成多个静态型存储单元的第一和第二 CMOS倒相电路所具有的第一导电型MOSFET的源极所连接的第一 源极线和与其对应的第一电源线之间，在第一工作模式时被置于截止 状态，与上述第一工作模式不同的第二工作模式时被置于导通状态。 构成上述第一和第二 CMOS倒相电路的第二导电型MOSFET的源极所连接的第二源极线，连接在与其相对应的上述第二电源线上。本专利技术申请中公开的另外一个实施例如下。具有通过提供第一电 源电压和第二电源电压而而被置于可工作状态的第一电路块和第二 电路块以及电源控制电路。上述第一电路块在处于第一工作模式时， 通过来自上述电源控制电路的控制信号关断上述第一电源电压或第 二电源电压，在处于与上述第一工作模式不同的第二工作模式时，被 提供上述第一电源电压和第二电源电压。上述第二电路块在上述第一 工作模式和第二工作模式时，被提供上述第一电源电压和上述第二电 源电压。上述第二电路块具有存储单元阵列，该存储单元阵列具有设置在多条字线和多条互补位线的交叉部的多个CMOS静态型存储单 元。上述存储单元阵列以并列方式设置了开关MOSFET、形成二极管 形态的第一导电型和第二导电型的MOSFET，其中开关MOSFET在 构成多个静态型存储单元的第一和第二 CMOS倒相电路所具有的第 一导电型MOSFET的源极所连接的第一源极线和与其对应的第一电 源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模 式不同的第二工作模式时被置于导通状态。构成上述第一和第二CMOS倒相电路的第二导电型MOSFET的源极所连接的第二源极线， 连接在与其相对应的上述第二电源线上。依照P沟道MOSFET和N沟道MOSFET中的任一个较小的阈值电压，使静态型存储单元的源极电位作为中间电位，因此，能够使泄漏电流的降低和数据保持同时成立。能够实现含有逻辑电路等和SRAM的半导体器件的低功耗。附图说明图1是表示安装在本专利技术的半导体器件上的SRAM的存储单元 阵列部的 一 个实施例的概略框图。图2是表示图1的存储单元MC的一个实施例的电路图。图3是表示图1的存储单元阵列部的一个实施例的阱配置图。图4是表示图1中的1个存储单元MC和源极线控制电路的电路图。图5是用于说明本专利技术的源极线控制电3各的工作的波形图。图6是表示本专利技术的SRAM的一个实施例的整体电路图。图7是表示本专利技术的SRAM中的存储单元阵列部的另外一个实施例的相克略框图。图8是表示本专利技术的SRAM中的半导体集成电路器件的一个实施例的框图。具体实施例方式图1示出了安装在本专利技术的半导体器件上的静态型RAM(以下 称为SRAM)的存储单元阵列部的一个实施例的概略框图。存储单元 阵列是多个存储单元MC在字线和互补位线的交叉部配置成矩阵状而 构成的。图1中，作为代表，在字线方向(横方向)上例示性地示出 了 6个存储单元MC、在位线方向(纵方向)上例示性地示出了 6个 存储单元MC。图2是示出了存储单元MC的一个实施例的电路图。第一CMOS 倒相电路和第二 CMOS倒相电路的输入和输出交叉连接而构成了锁 存电路，其中第一 CMOS倒相电路由N沟道MOSFET Q10和P沟道 MOSFET Q12构成，第二 CMOS倒相电路由N沟道MOSFET Qll和 P沟道MOSFET Q13构成。在这个实施例中，电源电压VDD被提供 给P沟道MOSFETQ 12和P沟道MOSFETQ 13的源极。N沟道MOSFET Q10和N沟道MOSFET Qll的源极与源极线VSS-CEL连接。在上述 锁存电路的一个输入输出节点Nl和非倒相(true)位线BL之间设有 N沟道MOSFETQ14。在上述锁存电路另 一侧的输入输出节点N2和 倒相(bar)位线/BL之间设有N沟道MOSFETQ15。上述N沟道 MOSFETQ14和N沟道MOSFETQ15的栅才及与字线WL连接。上述存储单元MC在中央部分配置了 P沟道MOSFET Q12和P 沟道MOSFET Q13、以及上述交叉连接的输入输出节点Nl和N2。 这些电路部分形成于N阱NWEL。挟持上述N阱NWEL、左右如斜线所划那样设置P阱PWEL。本文档来自技高网...

【技术保护点】
一种半导体器件，其中：包括存储单元阵列，该存储单元阵列具有设置在多条字线和多条互补位线的交叉部的多个静态型存储单元，上述静态型存储单元包括输入和输出交叉连接的第一ＣＭＯＳ倒相电路和第二ＣＭＯＳ倒相电路，以及设置在上述第一ＣＭＯＳ倒相电路和第二ＣＭＯＳ倒相电路的输入端子与对应的上述互补位线之间、栅极与对应的上述字线相连接的选择开关ＭＯＳＦＥＴ，上述存储单元阵列包括：第一源极线和第二源极线，分别连接着构成上述第一ＣＭＯＳ倒相电路和第二ＣＭＯＳ倒相电路的Ｎ沟道ＭＯＳＦＥＴ和Ｐ沟道ＭＯＳＦＥＴ的源极，其中上述第一ＣＭＯＳ倒相电路和第二ＣＭＯＳ倒相电路构成上述多个静态型存储单元；开关ＭＯＳＦＥＴ，设置在上述第一源极线和与其相对应的第一电源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态；Ｎ沟道ＭＯＳＦＥＴ，设置在上述第一源极线和上述第一电源线之间，源极与形成有该Ｎ沟道ＭＯＳＦＥＴ的Ｐ阱连接，漏极和栅极连接而形成二极管形态；以及Ｐ沟道ＭＯＳＦＥＴ，设置在上述第一源极线和上述第一电源线之间，源极与形成有该Ｐ沟道ＭＯＳＦＥＴ的Ｎ阱连接，漏极和栅极连接而形成二极管形态，上述第二源极线连接在与其相对应的上述第二电源线上。...

【技术特征摘要】
JP 2007-4-26 2007-1164841.一种半导体器件，其中包括存储单元阵列，该存储单元阵列具有设置在多条字线和多条互补位线的交叉部的多个静态型存储单元，上述静态型存储单元包括输入和输出交叉连接的第一CMOS倒相电路和第二CMOS倒相电路，以及设置在上述第一CMOS倒相电路和第二CMOS倒相电路的输入端子与对应的上述互补位线之间、栅极与对应的上述字线相连接的选择开关MOSFET，上述存储单元阵列包括第一源极线和第二源极线，分别连接着构成上述第一CMOS倒相电路和第二CMOS倒相电路的N沟道MOSFET和P沟道MOSFET的源极，其中上述第一CMOS倒相电路和第二CMOS倒相电路构成上述多个静态型存储单元；开关MOSFET，设置在上述第一源极线和与其相对应的第一电源线之间，在第一工作模式时被置于截止状态，在与上述第一工作模式不同的第二工作模式时被置于导通状态；N沟道MOSFET，设置在上述第一源极线和上述第一电源线之间，源极与形成有该N沟道MOSFET的P阱连接，漏极和栅极连接而形成二极管形态；以及P沟道MOSFET，设置在上述第一源极线和上述第一电源线之间，源极与形成有该P沟道MOSFET的N阱连接，漏极和栅极连接而形成二极管形态，上述第二源极线连接在与其相对应的上述第二电源线上。2.根据权利要求1所述的半导体器件，其特征在于上述第一源极线与构成上述静态型存储单元的上述第一 CMOS 倒相电^各和第二 CMOS倒相电路的N沟道MOSFET的源极连4妾，上述开关MOSFET是N沟道MOSFET，上述第 一 电源线被提供电路的接地电位，上述第二源极线与构成上述静态型存储单元的上述第一 CMOS倒相 电路和第二 CMOS倒相电路的P沟道MOSFET的源极连接，并被提供 正的电源电压。3. 根据权利要求1所述的半导体器件，其特征在于 上述第一源极线与构成上述静态型存储单元的上述第一 CMOS倒相电路和第二 CMOS倒相电路的P沟道MOSFET的源极连接， 上述开关MOSFET是P沟道MOSFET， 上述第 一 电源线被提供正的电源电压，上述第二源极线与构成上述静态型存储单元的上述第一 CMOS 倒相电路和第二 CMOS倒相电路的N沟道MOSFET的源极连接，并 被提供电路的接地电位。4. 根据权利要求1所述的半导体器件，其特征在于上述第一工作模式为不进行上述静态型存储单元的写入和读出动作的待机状态，上述第二工作模式是能够进行上述静态型存储单元的写入或读出动作的有效状态。5. —种半导体器件，其中包括通过提供第一电源电压和第二电源电压而被置于可工作状 态的第一电路块和第二电路块；以及电源控制电路，上述第一电路块在处于第一工作模式时，通过来自...

【专利技术属性】
技术研发人员：平山雅行，长谷川政己，金光道太郎，林弥生，阿南尚幸，
申请(专利权)人：日立超大规模集成电路系统株式会社，
类型：发明
国别省市：JP[]