【技术实现步骤摘要】
本专利技术涉及一种带纠错功能的非同步式非易失性半导体存储装置 (以下称为非易失性存储器)、及进行用于保证其纠正延迟的纠错延 迟评价的存取评价方法。
技术介绍
以往，关于具有使用奇偶校验位的纠错电路(Ermr-Correcting-Circuit,以下称为ECC)的非同步式非易失性存储器(例如掩模只读 存储器(以下称为掩模ROM)、可编程ROM (以下称为PROM)、 电可编程只读存储器(以下称为EPROM)、电可擦除只读存储器(以 下称为EEPROM)、铁电随机存取存储器(以下称为FeRAM)、闪 存等)的相关技术，例如已知下面文献等中记载的技术。专利文献1日本特开平10—334696号公报专利文献2日本特开2005—346887号公报图11是表示专利文献1、 2等记载的以往的带纠错功能的非同步式 非易失性存储器的概况的结构图。该带纠错功能的非同步式非易失性存储器具有存储数据用的存储单 元阵列10。存储单元阵列IO例如具有多个字线WL、和与其正交的多个 位线BL，在这些字线WL和位线BL的交叉部位分别连接着非易失性的 存储单元11，并且这些存储单元11排列成矩阵...
【技术保护点】
一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具有： 存储单元阵列，其排列有多个非易失性存储单元； 读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出； 数据锁存电路，其锁存所述读出单元的输出数据并输出锁存后的数据； 纠错电路，其检测所述数据锁存电路的输出数据的错误并进行纠正； 错误位置选择电路，其根据所述输入地址，选择错误位置并输出错误位置选择信号；和 错误产生电路，其输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据...
【技术特征摘要】
JP 2007-1-25 2007-0148141. 一种非易失性半导体存储装置，其特征在于，该非易失性半导体存储装置具有存储单元阵列，其排列有多个非易失性存储单元；读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出；数据锁存电路，其锁存所述读出单元的输出数据并输出锁存后的数据；纠错电路，其检测所述数据锁存电路的输出数据的错误并进行纠正；错误位置选择电路，其根据所述输入地址，选择错误位置并输出错误位置选择信号；和错误产生电路，其输入表示测试模式的测试模式信号，在所述测试模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元的输出数据中的一部分数据或所述数据锁存电路的输出数据中的一部分数据变为错误数据，提供给后面的电路，在所述测试模式信号为非激活状态时，直接将所述读出单元的输出数据或所述数据锁存电路的输出数据传送给所述后面的电路。2. —种非易失性半导体存储装置，其特征在于，该非易失性半导体 存储装置具有-存储单元阵列，其排列有多个非易失性存储单元；读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出；错误位置选择电路，其根据所述输入地址，选择错误位置并输出错 误位置选择信号；错误产生电路，其输入表示测试模式的测试模式信号，在所述测试 模式信号为激活状态时，响应所述错误位置选择信号，使所述读出单元 的输出数据中的一部分数据变为错误数据并输出，在所述测试模式信号 为非激活状态时，直接输出所述读出单元的输出数据；数据锁存电路，其锁存所述错误产生电路的输出数据并输出锁存后的数据；以及纠错电路，其检测所述数据锁存电路的输出数据的错误并迸行纠正。3. —种非易失性半导体存储装置，其特征在于，该非易失性半导体 存储装置具有存储单元阵列，其排列有多个非易失性存储单元；读出单元，其根据输入地址，非同步地读出存储在所述存储单元阵列中的数据并输出；数据锁存电路，其锁存所述读出单元的输出数据并输出锁存后的数据；错误位置选择电路，其根据所述输入地址，选择错误位置并输出错 误位置选择信号；错误产生电路，其输入表示测试模式的测试模式信号，在...
【专利技术属性】
技术研发人员：小田大辅，仓盛文章，
申请(专利权)人：冲电气工业株式会社，
类型：发明
国别省市：JP[日本]
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