用于设计具有增强的可制造性的集成电路的系统技术方案

公开了一种用于集成电路设计的方法和系统，用以通过产生捕获局部化布局需求的分级设计规则来增强电路布局的可制造性。与应用全局设计规则的常规技术相比，所公开的ＩＣ设计系统和方法基于指定的布局和集成电路属性，将原始设计布局分成期望的粒度水平。在该局部化的水平，适当调整设计规则以从可制造性的观点来捕获关键方面。这些经调整的设计规则然后用来执行局部化布局操纵和掩模数据转换。

【技术实现步骤摘要】

总的来说，本专利技术涉及一种用于设计通过半导体制造工艺来制造的集成电路的系统和方法，而更具体而言，涉及一种用于设计集成电路的系统和方法，以增强可制造性并因此增加用来生产集成电路的半导体制造工艺的产出。
技术介绍
半导体制造工业正在持续发展半导体设计及制造工艺，并开发新工艺以使正在制造的设计几何形状越来越小，因为与较大的器件相比，较小的半导体器件一般消耗较少的功率、产生较少的热且以较高速度工作。当前，单个集成电路芯片可包括十亿以上的图案。因此，集成电路设计和半导体制造工艺极其复杂，因为可涉及成百个工艺步骤。任一设计或工艺步骤中发生错误或小的误差可能迫使重新设计成为必需或造成最终半导体产品的较低产出，其中产出可定义为与假定没有不良器件时能够生产的理论器件数量相比，通过工艺所生产的功能器件的数量。改善上市时间及产出是半导体制造工业的一个关键问题，并对半导体工业具有直接的经济冲击。特别是，减少的上市时间以及较高的产出意味着较早的可用性以及制造者可销售更多的器件。对于每个新技术节点，半导体集成电路(IC)设计和制造工业已变得更具挑战性。传统地，通过全局和综合的设计规则集，已实现设计和制造之间IC需求的沟通。然而，随着亚-波长光刻法的出现，比如硅的半导体材料上的图案传递工艺的非线性已戏剧性地增加。由于这个现象，常规IC设计方法的有效性已显著降低。传统的全局设计规则方法受困于IC布局密度与可制造性之间的以下矛盾。为了实现更紧密的设计，设计规则需要尽可能地激进，同时实现使用复杂的亚-波长技术的晶片制造。这造成越来越多的可制造性问题。例如，与90nm设计规则相比，65nm设计规则要求小得多的特征尺寸和图案节距，而对于65nm技术所期望的来自制造设备的图案分辨率改进有些受限。为了减轻某些“困难”布局图案的可印刷性问题，有时需要放宽设计尺度，这意味着对于物理布局合成，造成了更放宽的全局设计规则。相应地，这导致密度的损失。更详细地考虑，图1图示了典型的设计和可制造性折衷。在图1(a)中，横轴101是密度/可制造性轴，其中向左移表示较低的图案密度但是更好的可制造性，而向右移表示较高的图案密度但是更差的可制造性。竖轴102是针对一个设计的图案分布。阈值103标记对于可制造性问题的边界，而104标记对于潜在密度改进的边界。两个阈值103和104之间的区域是实现在设计和可制造性之间的可接受的折衷的区域。如图1(a)中所示，分布曲线105表示一个与激进的设计规则相关联的典型设计，其中尽管多数设计图案106落入好的折衷区域中，仍有相当部分的设计将潜在地具有可制造性问题，如阴影区域107所指示的。相反地，允许设计改进的区域108是最小的，因为所用的设计规则已经是激进的。另一方面，分布109示出了一个具有放宽的设计规则的典型设计。如图中所见，可制造性问题得以最小化，但是该设计就密度来说并非优化的，而且有设计改进的机会。结果，这种设计不能满足目标芯片尺寸。然而，平衡良好的设计规则将造成对准中心的曲线，如图1(b)中所示，其中该分布在好的可制造性和设计密度之间更平。在这种情况下，质量阈值基于这样的分布来确定其中具有潜在可制造性问题的该设计的总面积小于某预定值(例如0，这意味着不允许可制造性问题)。质量阈值和可制造性阈值之间的距离称为“工艺裕度”。半导体工业正在探求的一种方法是将主要光刻相关的可制造性检查或验证并入前端设计中。在物理布局创建期间验证可制造性，这试图消除最终设计定案(tape-out)中潜在的制造困难。尽管潜在地防止后端问题，该前端设计方法仍具有很多缺点。这缺点包括以下1.一种面向前端的技术基本上打断了为很多IC设计者建立好的当前前端设计流程。当遇到紧密集成的逻辑/高级合成、物理设计以及时序验证流程时，对现存流程的扰乱甚至更加严重。此外，由于难以获得时序闭合，前端设计流程已经足够复杂。引入附加约束(即可制造性)可潜在地引入更复杂的流程和更多的设计循环。2.它要求来自当前建立完善且成熟的设计工具的广泛工具支持和集成。3.它要求制造工艺中的知识和专门技术，这是前端设计者一般缺乏的。4.最重要地，面向前端的方法要求从传统“抛过墙法(throw-over-the-wall)”方法的范式变革，并且要求从制造到设计方的更加广泛和频繁的反馈。这可潜在地增加产品上市时间。因此，期望的是提供一种IC设计系统和方法，克服上述常规系统和技术的局限和缺点并促进具有改善的可制造性的IC设计。本专利技术的目的即在于此。比起常规IC设计方法和系统，本专利技术的各种实施例提供了很多优点。
技术实现思路
比起常规设计系统和技术，根据本专利技术的IC设计系统和方法的一个实施例提供了很多优点，使得根据本专利技术的IC设计系统和方法对于半导体制造者更有用。本专利技术的一个实施例提供了一种前端方法和系统，具有与前端设计尽可能小的干扰，同时提供可制造性增强的好处。典型的设计规则提供可可制造性和设计激进性的折衷。通常，对于给定的技术节点和工艺条件，大多数设计提供了具有充分制造工艺裕度的良好布局密度。但是，可能有小部分设计具有不良的可制造性，这限制了整个工艺裕度(参见图1)。这些具体的局部问题是电路失效或产出损失的典型起因。另一方面，还有部分设计具有高工艺裕度，显著超过制造工艺的最小容限。因而，有可能局部地优化困难图案的可制造性，而不过多规定全局设计规则和总的工艺容限。因此，根据本专利技术的IC设计系统和方法的一个实施例提供了设计规则的局部化。根据本专利技术的一个实施例用于IC设计的方法和系统通过产生分级设计规则来提高电路布局的可制造性，该设计规则捕获了局部化的布局要求。与应用全局设计规则的常规技术相比，根据本专利技术的IC设计系统和方法的一个实施例是基于规定的布局/IC属性，将原始设计布局分割成期望的粒度(granularity)水平。在该局部化的水平，适当调整设计规则以从可制造性的观点来得到关键方面。然后将这些经调整的设计规则用来执行局部化的布局处理以及掩模数据(mask data)转换。此外，本专利技术的一个实施例包括一种系统和方法，用来为集成电路设计提供分辨率增强技术(RET)以增强可制造性，通过将RET应用到设计布局的分区来局部地优化困难图案的可制造性。相应地，根据本专利技术用于提供RET的IC设计系统和方法的一个实施例是基于规定的布局/IC属性，将细化的设计布局分割成期望的粒度水平。在该局部化的水平，应用RET以基于从可制造性观点来看的关键方面来操控布局。此外，本专利技术的一个实施例包括一种系统和方法，用来为集成电路设计提供布局可制造性增强以增强可制造性，例如以一种解决由于可识别的“弱点(weak spot)”造成的问题的方式来优化设计布局的可制造性。根据本专利技术用于提供布局可制造性增强的IC设计系统和方法是基于从可制造性观点来看的关键方面，通过使用局部化图案优化的智能能力，来增强IC布局的可制造性。该布局可制造性增强IC设计系统和方法可在促成设计定案的IC设计流程的不同阶段使用。例如，输入布局可包括全部布局或仅一部分布局，比如功能块、标准单元、局部化分区等。可制造性优化的输出布局然后可输入回到促成掩模定案的IC设计流程中。从参考附图进行的对各种实施例的以下详细描述中，本专利技术的前述和其它目的、特征及优点本文档来自技高网...

【技术保护点】
一种集成电路设计系统，包括：用于输入一输入布局和相关联的设计规则的装置；用于评价所述输入布局和所述设计规则的装置；用于产生与所述输入布局中的标识图案对应的局部化设计规则的装置；用于通过修改设计规则来聚积与局部化图案相关联的一新的细化设计规则集以增加可制造性的装置；用于基于对应的经修改的设计规则来处理局部化图案以产生细化的设计的装置；以及用于输出所述细化的设计的装置。

【技术特征摘要】
US 2005-2-18 11/060,9271.一种集成电路设计系统，包括用于输入一输入布局和相关联的设计规则的装置；用于评价所述输入布局和所述设计规则的装置；用于产生与所述输入布局中的标识图案对应的局部化设计规则的装置；用于通过修改设计规则来聚积与局部化图案相关联的一新的细化设计规则集以增加可制造性的装置；用于基于对应的经修改的设计规则来处理局部化图案以产生细化的设计的装置；以及用于输出所述细化的设计的装置。2.权利要求1的系统，进一步包括用于提取所述输入布局内的图案例元的装置；以及用于识别不同图案类型的装置，所述图案类型从相同设计规则产生，具有不同的可制造性裕度。3.权利要求1的系统，其中用于通过修改设计规则来聚积与局部化图案相关联的新的细化设计规则集以增加可制造性的装置包括用于放宽所述设计规则以增加具有少许或没有可制造性裕度的局部化图案的可制造性裕度的装置；以及用于收紧或压缩具有过量可制造性裕度的局部化图案的设计的装置。4.权利要求1的系统，进一步包括用于评价每个局部化图案和局部化设计规则对的可制造性指标以生成可制造性指标值的装置；用于比较所述值与预设的容限的装置；以及用于在比较证明了所述值在所述容限内时确定所选的设计规则适合于给定的图案的装置。5.权利要求1的系统，进一步包括用于合并所有使用所述细化的设计规则来导出的结果图案的装置。6.权利要求1的系统，进一步包括用于根据所述细化的设计规则来执行布局处理的装置。7.权利要求1的系统，进一步包括用于确定进一步的设计规则细化是否可能的装置；以及用于在确定所述设计规则容许进一步的细化时执行进一步的分析和设计规则细化的装置。8.一种用于设计集成电路的方法，包括以下步骤输入一输入布局和相关联的设计规则；评价所述输入布局和所述设计规则；产生与所述输入布局中的标识图案对应的局部化设计规则；通过修改设计规则来聚积与局部化图案相关联的新的细化设计规则集以增加可制造性；基于对应的经修改的设计规则来处理局部化图案以产生细化的设计；以及输出所述细化的设计。9.权利要求8的方法，进一步包括以下步骤提取所述输入布局内的图案例元；以及识别不同图案类型，所述不同图案类型由相同设计规则产生，具有不同的可制造性裕度。10.权利要求8的方法，其中通过修改设计规则来聚积与局部化图案相关联的新的细化设计规则集的步骤包括以下步骤放宽所述设计规则以增加具有少许或没有可制造性裕度的局部化图案的可制造性裕度；以及收紧或压缩具有过量可制造性裕度的局部化图案的设计。11.权利要求8的方法，进一步包括以下步骤评价每个局部化图案和局部化设计规则对的可制造性指标以生成可制造性指标值；比较所述值与预设的容限；以及如果比较证明所述值在所述容限内，确定所选的设计规则适合于给定的图案。12.权利要求8的方法，进一步包括合并所有使用所述细化的设计规则来导出的结果图案的步骤。13.权利要求8的方法，进一步包括根据所述细化的设计规则来执行布局处理的步骤。14.权利要求8的方法，进一步包括以下步骤确定进一步的设计规则细化是否可能；以及如果确定所述设计规则容许进一步的细化，执行进一步的分析和设计规则细化。15.权利要求6的系统，进一步包括用于为所述细化的设计输入布局数据的装置；用于分析所述布局数据以将所述布局数据分类到图案集的并集中的装置；用于提取所述布局内的图案的装置；用于构建相关联的图案例元的装置；用于将分辨率增强技术过程应用到所述图案例元的装置；用于使用为所述图案而标识的至少一个参数来处理每个所述图案例元的装置；用于合并所有结果的经处理的图案例元以生成输出布局数据的装置；以及用于输出所述输出布局数据的装置；由此，基于分辨率增强技术局部化应用到所述细化的设计布局的分区，所述集成电路设计具有增强的可制造性。16.权利要求15的系统，其中所述布局数据是GDS或OASIS文件形式的设计定案。17.权利要求15的系统，其中所述图案是选自于图案组，所述图案组包括单元结构、功能块、器件单元、几何簇、具有特定维度属性的几何形状、形状交互、层标记及用户指定的区域。18.权利要求15的系统，其中用于应用分辨率增强技术过程的装置包括用于基于图案类别来优化相移掩模工艺的装置；用于为每个所述图案例元来创建设置参数的装置；以及用于将所述参数集应用到所述图案类别的所有例元的装置。19.权利要求15的系统，其中用于应用分辨率增强技术过程的装置包括用于为每个图案类别优化光学邻近修正工艺的装置；以及用于将所述光学邻近修正工艺应用到用于所述图案类别中所有例元的所得参数的装置。20.权利要求18的系统，其中用于应用分辨率增强技术过程的装置包括用于为每个图案类别优化光学邻近修正工艺的装置；以及用于将所述光学邻近修正工艺应用到所述图案类别中所有例元的所得参数的装置。21.权利要求20的系统，进一步包括用于在用于相移掩模和光学邻近修正的局部化图案不匹配时执行重新评估的装置。22.权利要求15的系统，其中所述输出数据是掩模-数据-准备-就绪的布局数据。23.权利要求15的系统，其中用于分析所述布局数据的装置包括用于使用与所述布局数据相关联的设计规则来构建图案数据库的装置，所述数据库包括由可需要特殊处理的设计产生的交互和几何特征的综合列表；用于扫描所述布局数据以在所述数据库中找到匹配的装置；以及用于在未找到匹配时更新所述数据库以使所述数据库可在以后再次用于采用相同设计规则的其它细化设计的装置。24.权利要求15的系统，其中用于应用分辨率增强技术过程的装置包括知识数据库，基于先前知识和经验、通过综合测试图案矩阵的详细仿真研究、具有测试图案的晶片数据或先前的优化过程来构建，以存储所述图案例元及对应的优化结果。用于扫描所述布局数据的装置；用于比较输出布局图案和存储于所述知识数据库中的数据的装置；用于若找到匹配则取回优化结果的装置；用于在未找到匹配的情况下执行优化的装置；用于确定是否将所执行的优化结果存储在所述知识数据库中的装置，；以及用于在确定要存储所执行的优化结果时更新所述知识数据库的装置。25.权利要求24的系统，进一步包括用于将所述优化输出到对应的分辨率增强技术过程的装置。26.权利要求25的系统，其中所述分辨率增强技术过程是从包括相移掩模和光学邻近修正的组中选择的。27.权利要求13的方法，进一步包括以下步骤为所述细化的设计输入布局数据；分析所述布局数据以将所述布局数据分类到图案集的并集中；提取所述布局内的图案；构建相关联的图案例元；将分辨率增强技术过程应用到所述图案例元；利用为所述图案而标识的至少一个参数来处理每个所述图案例元；合并所有所得的经处理的图案例元以生成输出布局数据；以及输出所述输出布局数据；由此，基于将分辨率增强技术局部应用到所述细化的设计布局的分区，提高集成电路设计的可制造性。28.权利要求27的方法，其中所述布局数据是GDS或OASIS文件形式的设计定案。29.权利要求27的方法，其中所述图案是从包括单元结构、功能块、器件单元、几何簇、具有特定维度属性的几何形状、形状交互、层标记及用户指定区域的图案组中选择的。30.权利要求27的方法，其中应用分辨率增强技术过程的步骤包括基于图案类别，优化相移掩模工艺；为每个所述图案例元创建设置参数；以及将所述参数集应用到所述图案类别的所有例元。31.权利要求27的方法，其中应用分辨率增强技术过程的步骤包括对每个图案类别优化光学邻近修正工艺；以及将所述光学邻近修正工艺应用到用于所述图案类别中所有例元的所得参数。32.权利要求30的方法，其中应用分辨率增强技术过程的步骤包括为每个图案类别优化光学邻近修正工艺；以及将所述光学邻近修正工艺应用到用于所述图案类别中所有例元的所得参数。33.权利要求32的方法，进一步包括以下步骤如果用于相移掩模和光学邻近修正的局部化图案不匹配，执行重新评估。34.权利要求27的方法，其中所述输出数据是掩模-数据-准备-就绪的布局数据。35.权利要求27的方法，其中分析所述布局数据的步骤包括使用与所述布局数据相关联的设计规则来构建图案数据库，所述数据库包括由可需要特殊处理的设计产生的交互和几何特征的综合列表；扫描所述布局数据以在所述数据库中找到匹配；以及如果未找到匹配，更新所述数据库以使所述数据库可在以后再次用于采用相同设计规则的其它细化设计。36.权利要求27的方法，其中施加分辨率增强技术过程的步骤包括提供知识数据库，所述知识数据库是基于先前知识和经验、通过综合测试图案矩阵的详细仿真研究、具有测试图案的晶片数据或先前的优化过程来构建，以存储所述图案例元及对应的优化结果。扫描所述布局数据；比较输出布局数据和存储于所述知识数据库中的数据；若找到匹配，则取回优化结果；若未找到匹配，则执行优化；确定是否将所执行的优化结果存储在所述知识数据库中；以及若确定要存储所执行的优化结果，则更新所述知识数据库。37.权利要求36的方法，进一步包括将所述优化输出到对应的分辨率增强技术过程的步骤。38.权利要求37的方法，其中所述分辨率增强技术过程是从包括相移掩模和光学邻近修正的组中选择的。39.权利要求6的系统，进一步包括用于为所述细化的设计输入设计布局数据的装置；用于输入工艺模型或工艺模型集的装置，以为了可制造性评价的目的而提供图案传递工艺的描述；仿真引擎，使用所述工艺模型或工艺模型集来对所述输入的设计布局建模，以便预测晶片上的布局图案配置；可制造性参数值提取器，用以从所述仿真模型提取各种可制造性参数值；用于输入可制造性参数容限以指定制造约束或...

【专利技术属性】
技术研发人员：阿尔缅克罗扬，张幼平，埃特苏亚莫里塔，阿德里亚努斯利格滕伯格，
申请(专利权)人：达酷美科技公司，
类型：发明
国别省市：US[美国]