晶片级半导体封装及晶片级半导体封装模块制造技术

本公开提供一种晶片级半导体封装及一种晶片级半导体封装模块。所述晶片级半导体封装包括：半导体芯片，包括第一表面及第二表面；重布线层，在所述半导体芯片的所述第一表面上；凸块下金属(UBM)层，在所述重布线层上；以及焊料凸块，在所述凸块下金属层上，且所述焊料凸块覆盖所述凸块下金属层的两个外侧表面。本公开的晶片级半导体封装可提高耐久性。

Chip level semiconductor package and chip level semiconductor package module

【技术实现步骤摘要】
晶片级半导体封装及晶片级半导体封装模块[相关申请的交叉参考]本申请主张于2018年11月15日提出申请的韩国专利申请第10-2018-0140467号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
装置及方法涉及一种包括凸块下金属(underbumpmetal，UBM)层的晶片级半导体封装(wafer-levelsemiconductorpackage)以及一种制造所述晶片级半导体封装的方法。
技术介绍
随着电子产品变得更小和/或更轻，作为电子装置的组件的半导体装置可能需要被更高度地集成。因此，开发半导体封装的方向也正在改变，以适应高度集成的半导体装置。近年来，通过关注小型化而得到积极发展的半导体封装包括倒装芯片封装(flip-chippackage)、晶片级封装等。晶片级封装是指通过在不与晶片分离的条件下对包括半导体装置的半导体芯片进行封装而形成的封装。在晶片级封装中，外部连接电极不通过外部导线连接到半导体芯片的电极焊盘，而是直接设置在半导体芯片的表面上。因此，由于当将半导体芯片安装在晶片级封装中时被半导体芯片占用的面积大约等于半导体芯片的尺寸(size)，因此晶片级封装的尺寸非常小。然而，当将晶片级封装安装在主板上时，由于晶片级封装与主板之间的热膨胀系数的差异，应力可能集中在晶片级封装的焊料凸块上。
技术实现思路
本专利技术概念的一些示例性实施例旨在提供一种晶片级半导体封装，其中在将晶片级半导体封装安装在主板上之后，由晶片级半导体封装与主板之间的物理性质差异所造成的应力(stress)分散，以增强晶片级半导体封装的耐久性。举例来说，本专利技术概念的一些示例性实施例旨在提供一种晶片级半导体封装，所述晶片级半导体封装可通过增强晶片级半导体封装的凸块下金属(UBM)层的结构来减少或防止由于晶片级半导体封装与主板之间的热膨胀系数的差异而产生的应力以及由此导致的产品的可靠性劣化。根据一些示例性实施例，提供一种晶片级半导体封装，所述晶片级半导体封装包括：半导体芯片，包括第一表面及第二表面；重布线层，在所述半导体芯片的所述第一表面上；UBM层，在所述重布线层上；以及焊料凸块(solderbump)，在所述UBM层上。所述焊料凸块覆盖所述UBM层的两个外侧表面。根据一些示例性实施例，提供一种晶片级半导体封装模块，所述晶片级半导体封装模块包括主板以及安装在所述主板上的晶片级半导体封装，在所述主板上设置有端子(terminal)。所述晶片级半导体封装包括：半导体芯片，具有一个表面，在所述一个表面上设置有连接焊盘(connectionpad)；第一钝化层，被配置成覆盖所述半导体芯片的所述一个表面；重布线层，在所述第一钝化层上；第二钝化层，被配置成覆盖所述第一钝化层，所述第二钝化层包括暴露出所述重布线层的一部分的沟槽；UBM层，在所述沟槽中以及所述第二钝化层上；以及焊料凸块，被配置成覆盖所述UBM层的两个侧表面，所述焊料凸块连接到所述主板的所述端子。所述UBM层的厚度是所述焊料凸块的厚度的50％。根据一些示例性实施例，提供一种制造晶片级半导体封装的方法。所述方法包括：在半导体芯片上形成重布线层；在所述重布线层上形成UBM层；形成初步焊料层(preliminarysolderlayer)以覆盖所述UBM层的表面；向所述初步焊料层的顶表面提供焊剂(flux)；使焊料球(solderball)落在所述初步焊料层及所述焊剂上；以及使所述初步焊料层、所述焊剂及所述焊料球回流(reflow)并形成焊料凸块。附图说明图1A是根据本专利技术概念一些示例性实施例的晶片级半导体封装的示意性剖视图。图1B是根据本专利技术概念一些示例性实施例的晶片级半导体封装的示意性剖视图。图2、图3及图5到图9是根据一些示例性实施例的图1A所示区A的放大图。图4是根据一些示例性实施例的图3所示区B的放大图。图10A是其中将根据本专利技术概念一些示例性实施例的晶片级半导体封装安装在电子装置的主板上的情形的示意性剖视图。图10B是其中将根据本专利技术概念一些示例性实施例的晶片级半导体封装安装在电子装置的主板上的情形的示意性剖视图。图11、图12及图14到图16是根据一些示例性实施例的图10A所示区C的放大剖视图。图13是根据一些示例性实施例的图10A所示区D的放大剖视图。图17到图25是示出根据本专利技术概念一些示例性实施例的制造晶片级封装的方法的剖视图。具体实施方式图1A是根据本专利技术概念一些示例性实施例的晶片级半导体封装的示意性剖视图。图1B是根据本专利技术概念一些示例性实施例的晶片级半导体封装的示意性剖视图。参照图1A，晶片级半导体封装100a可包括半导体芯片110、模制层120、第一钝化层130、重布线层140、第二钝化层150、凸块下金属(UBM)层160和/或焊料凸块170。举例来说，晶片级半导体封装100a可为扇出型晶片级半导体。半导体芯片110可为例如存储器芯片、逻辑芯片等。当半导体芯片110是存储器芯片或逻辑芯片时，可考虑到要实行的操作来对半导体芯片110进行各种设计。当半导体芯片110是存储器芯片时，存储器芯片可为例如非易失性存储器芯片或易失性存储器芯片。非易失性存储器芯片可为闪存芯片，例如与非(NAND)闪存芯片、或非(NOR)闪存芯片等。易失性存储器芯片可为动态随机存取存储器(dynamicrandomaccessmemory，DRAM)、静态随机存取存储器(staticRAM，SRAM)或嵌入式随机存取存储器(embeddedRAM)，但并非仅限于此。当半导体芯片110是逻辑芯片时，逻辑芯片可包括中央处理器(centralprocessingunit，CPU)或图形处理单元(graphicsprocessingunit，GPU)。半导体芯片110可包括连接焊盘112。连接焊盘112可设置在半导体芯片110的第一表面110a(基于图1A的半导体芯片110的底表面)上。如图1A所示，连接焊盘112可设置在半导体芯片110中或者设置在半导体芯片110的底表面上。尽管图1A示出其中形成四个连接焊盘112的情形，但是本专利技术概念并非仅限于此。连接焊盘112可包含导电材料，例如铝(Al)等。模制层120可覆盖半导体芯片110的侧壁并暴露出上面设置有连接焊盘112的第一表面110a。模制层120可覆盖半导体芯片110的第二表面110b，但本专利技术概念并非仅限于此。举例来说，模制层120可包括环氧模塑料(epoxymoldingcompound，EMC)。模制层120可被形成为在半导体芯片110的外部上具有比半导体芯片110大的厚度并覆盖半导体芯片110的第二表面110b，但本专利技术概念并非仅限于此，且模制层120可在半导体芯片110的外部上具有与半导体芯片110相同的厚度并暴露出半导体芯片110的第二表面110b。作为另外一种选择，模制层120可被形成为具有比半导体芯片110小的厚度且可不覆盖半导体芯片110本文档来自技高网...

【技术保护点】
1.一种晶片级半导体封装，包括：/n半导体芯片，包括第一表面及第二表面；/n重布线层，在所述半导体芯片的所述第一表面上；/n凸块下金属层，在所述重布线层上；以及/n焊料凸块，在所述凸块下金属层上，/n其中所述焊料凸块覆盖所述凸块下金属层的两个外侧表面。/n

【技术特征摘要】
20181115 KR 10-2018-01404671.一种晶片级半导体封装，包括：
半导体芯片，包括第一表面及第二表面；
重布线层，在所述半导体芯片的所述第一表面上；
凸块下金属层，在所述重布线层上；以及
焊料凸块，在所述凸块下金属层上，
其中所述焊料凸块覆盖所述凸块下金属层的两个外侧表面。


2.根据权利要求1所述的晶片级半导体封装，其中所述凸块下金属层的厚度在所述焊料凸块的厚度的10％到50％的范围中。


3.根据权利要求1所述的晶片级半导体封装，还包括：
第一钝化层，在所述半导体芯片的所述第一表面上；以及
第二钝化层，在所述第一钝化层上且覆盖所述凸块下金属层的至少一部分，
其中所述焊料凸块还包括与所述第二钝化层的底表面接触的接触表面。


4.根据权利要求1所述的晶片级半导体封装，其中所述凸块下金属层的两个所述外侧表面各自朝所述焊料凸块的内部倾斜。


5.根据权利要求1所述的晶片级半导体封装，其中所述凸块下金属层的所述外侧表面中的至少一者包括弯曲的侧表面。


6.根据权利要求1所述的晶片级半导体封装，还包括：
模制层，覆盖所述半导体芯片的侧壁且暴露出所述半导体芯片的所述第一表面。


7.根据权利要求6所述的晶片级半导体封装，其中所述模制层具有比所述半导体芯片的厚度大的厚度。


8.根据权利要求6所述的晶片级半导体封装，其中所述重布线层在所述第一表面及所述模制层的底表面上延伸。


9.根据权利要求1所述的晶片级半导体封装，其中所述凸块下金属层包括第一凸块下金属层及第二凸块下金属层，所述第一凸块下金属层与所述重布线层接触，所述第二凸块下金属层设置在所述第一凸块下金属层上。


10.根据权利要求9所述的晶片级半导体封装，其中所述第一凸块下金属层的厚度与所述第二凸块下金属层的厚度的和是所述焊料凸块的厚度的10％到50％。


11.根据权利要求9所述的晶片级半导体封装，其中所述第一凸块下金属层具有与所述第二凸块下金属层不同的厚度。


12.根据权利要求9所述的晶片级半导体封装，其中所述第二凸块下金属层的宽度比所述第一凸块下金属层的宽度小。


13.根据权利要求9所述的晶片级半导体封装，其中所述第一凸块下金属层及所述第二凸块下金属层中的至少一者的两个外侧表面各自朝所述焊料凸块的内部倾斜。

【专利技术属性】
技术研发人员：张衡善，尹汝勳，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR