三维半导体存储器件及其制造方法技术

公开了三维半导体存储器件及其制造方法。可以提供一种三维半导体存储器件，包括：衬底，包括单元阵列区和连接区；电极结构，包括交替堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在电极结构的阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。

Three dimensional semiconductor memory device and its manufacturing method

【技术实现步骤摘要】
三维半导体存储器件及其制造方法相关申请的交叉引用本申请要求于2018年11月12日在韩国知识产权局提交的No.10-2018-0138049韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术构思涉及半导体器件和/或其制造方法，更具体地，涉及高度集成的三维半导体存储器件和/或其制造方法。
技术介绍
半导体器件已经高度集成，以满足客户对高性能和低制造成本的需求。由于半导体器件的集成是决定产品价格的重要因素，因此对高集成度的需求日益增加。因此，已经提出了其中存储器单元是三维地布置的三维半导体存储器件。
技术实现思路
本专利技术构思的一些示例实施例提供了具有增加的集成度的三维半导体存储器件和/或其制造方法。根据本专利技术构思的示例实施例，一种三维半导体存储器件可以包括：衬底，包括单元阵列区和连接区；电极结构，包括交替地堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，在阶梯部分上；以及多个接触插塞，在连接区上，所述多个接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层具有均匀的厚度并且覆盖蚀刻停止图案的顶表面和底表面。根据本专利技术构思的示例实施例，一种三维半导体存储器件可以包括：衬底，包括单元阵列区和连接区；电极结构，包括沿垂直于衬底的顶表面的第一方向交替地堆叠的多个电极和多个介电层，电极结构沿平行于衬底的顶表面的第二方向延伸，电极结构在连接区上具有阶梯部分；蚀刻停止图案，覆盖阶梯部分；以及公共源极插塞，沿第一方向穿透电极结构并沿第二方向延伸。公共源极插塞的侧壁与蚀刻停止图案的侧壁之间的第一距离可以不同于公共源极插塞的侧壁与电极的侧壁之间的第二距离。根据本专利技术构思的示例实施例，一种三维半导体存储器件可以包括：衬底，包括单元阵列区和连接区；电极结构，包括交替地堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；蚀刻停止结构，覆盖阶梯部分；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案，所述蚀刻停止图案包括与介电层的介电材料不同的介电材料，并且在其中具有沿阶梯部分限定的界面。根据本专利技术构思的示例实施例，一种三维半导体存储器件可以包括：衬底，包括单元阵列区和连接区；电极结构，包括交替地堆叠在衬底上的多个电极和多个介电层，电极结构在连接区上具有阶梯部分；水平阻挡介电层，覆盖电极的顶表面和底表面二者；蚀刻停止结构，在阶梯部分上；以及多个接触插塞，在连接区上，接触插塞穿透蚀刻停止结构并且分别连接到电极的对应焊盘部分。蚀刻停止结构可以包括蚀刻停止图案和水平介电层，水平介电层覆盖蚀刻停止图案的顶表面和底表面二者，并且包括与水平阻挡介电层的材料相同的材料。根据本专利技术构思的示例实施例，一种制造三维半导体存储器件的方法可以包括：设置包括单元阵列区和连接区的衬底；在衬底上形成模制结构，模制结构包括交替地彼此堆叠的多个牺牲层和多个介电层，模制结构在连接区上具有阶梯部分；形成焊盘牺牲层以共形地覆盖模制结构的阶梯部分；用电极替换牺牲层；以及用蚀刻停止层替换焊盘牺牲层。一些示例实施例的细节包括在说明书和附图中。附图说明图1示出了根据本专利技术构思的示例实施例的三维半导体存储器件的平面视图。图2A、图2B和图2C示出了沿图1的IIA-IIA’线、IIB-IIB’线和IIC-IIC’线截取的、示出根据本专利技术构思的示例实施例的三维半导体存储器件的截面视图。图3A、图3B、图3C和图3D示出了图2A中所示的截面III的放大视图。图4A、图4B和图4C示出了图2B中所示的截面IV的放大视图。图5A和图5B示出了图2C中所示的截面V的放大视图。图6至图12示出了示出根据本专利技术构思的一些示例实施例的三维半导体存储器件的截面视图。图13A至图21A、图13B至图21B和图13C至图21C示出了沿图1的IIA-IIA’线、IIB-IIB’线和IIC-IIC’线截取的、示出根据本专利技术构思的示例实施例的制造三维半导体存储器件的方法的截面视图。具体实施方式在下文中将结合附图详细讨论根据本专利技术构思的一些示例实施例的三维半导体存储器件及其制造方法。尽管在示例实施例的描述中使用了术语“相同”或“完全相同”，但应理解可能存在一些不精确性。因此，当一个元件被称为与另一个元件相同时，应当理解，一个元件或值是在期望的制造或操作公差范围(例如，±10％)内与另一个元件相同。当在本说明书中结合数值使用术语“大约”或“基本”时，旨在相关数值包括围绕所述数值的制造或操作公差(例如，±10％)。此外，当词语“大体上”和“基本”与几何形状结合使用时，不旨在要求该几何形状的精度，而在对该形状的宽容度在本公开的范围内。图1示出了示出根据本专利技术构思的示例实施例的三维半导体存储器件的平面视图。图2A、图2B和图2C示出了沿图1的IIA-IIA’线、IIB-IIB’线和IIC-IIC’线截取的、示出根据本专利技术构思的示例实施例的三维半导体存储器件的截面图。图3A、图3B、图3C和图3D示出了图2A中所示的截面III的放大视图。图4A、图4B和图4C示出了图2B中所示的截面IV的放大视图。图5A和图5B示出了图2C中所示的截面V的放大视图。参照图1、图2A、图2B和图2C，衬底10可以包括单元阵列区CAR和与单元阵列区CAR相邻的连接区CNR。衬底10可以是半导体材料(例如，硅晶片)、介电材料(例如，玻璃)和覆盖有介电材料的半导体或导体中的一种。例如，衬底10可以是具有第一导电类型的硅晶片。单元阵列区CAR可以包括由多个三维地布置的存储器单元组成的存储器单元阵列。连接区CNR可以包括将存储器单元阵列电连接到行解码器的连接线结构。在某些示例实施例中，三维半导体存储器件可以是竖直NAND闪存器件。单元阵列区CAR上可以设置有沿垂直于第一方向D1和第二方向D2的第三方向D3延伸的单元串。每个单元串可以包括串联连接的串选择晶体管、存储单元晶体管和地选择晶体管。每个存储单元晶体管可以包括数据存储元件。电极结构ST可以设置在衬底10上并且可以包括沿垂直于衬底10的顶表面的第三方向D3交替地堆叠的介电层ILD和电极EL。电极结构ST可以沿第一方向D1从单元阵列区CAR朝向连接区CNR延伸。缓冲介电层11可以包括在电极结构ST与衬底10之间的氧化硅层。电极EL可以具有相同或基本相似的厚度，介电层ILD可以具有取决于半导体存储器件的特性而改变的厚度。每个介电层ILD可以比每个电极EL更薄。在介电层ILD中，覆盖最下面的电极EL的一个介电层ILD(下文中被称为最下面的介电层ILDa)可以比其他的介电层ILD厚。电极EL可以例如包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)或过渡金属(例本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器件，包括：/n衬底，包括单元阵列区和连接区；/n电极结构，包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区上具有阶梯部分；/n蚀刻停止结构，在所述电极结构的阶梯部分上；以及/n多个接触插塞，在所述连接区上，所述多个接触插塞穿透所述蚀刻停止结构并分别连接到所述电极的对应焊盘部分，/n其中所述蚀刻停止结构包括蚀刻停止图案和水平介电层，所述水平介电层具有均匀的厚度并且覆盖所述蚀刻停止图案的顶表面和底表面。/n

【技术特征摘要】
20181112 KR 10-2018-01380491.一种三维半导体存储器件，包括：
衬底，包括单元阵列区和连接区；
电极结构，包括交替堆叠在所述衬底上的多个电极和多个介电层，所述电极结构在所述连接区上具有阶梯部分；
蚀刻停止结构，在所述电极结构的阶梯部分上；以及
多个接触插塞，在所述连接区上，所述多个接触插塞穿透所述蚀刻停止结构并分别连接到所述电极的对应焊盘部分，
其中所述蚀刻停止结构包括蚀刻停止图案和水平介电层，所述水平介电层具有均匀的厚度并且覆盖所述蚀刻停止图案的顶表面和底表面。


2.根据权利要求1所述的器件，其中所述水平介电层包括：
覆盖所述蚀刻停止图案的所述顶表面的第一部分；以及
覆盖所述蚀刻停止图案的所述底表面的第二部分，
其中所述第一部分和所述第二部分包括相同的材料。


3.根据权利要求1所述的器件，其中所述蚀刻停止图案包括与所述水平介电层的介电材料和所述介电层的介电材料不同的介电材料。


4.根据权利要求1所述的器件，还包括：
竖直结构，在所述单元阵列区上，所述竖直结构穿透所述电极结构；以及
水平阻挡介质层，覆盖所述电极的顶表面和底表面二者，
其中所述水平阻挡介质层的第一部分覆盖所述电极的第一侧壁，所述电极的所述第一侧壁与所述竖直结构相邻。


5.根据权利要求4所述的器件，其中所述水平介电层包括：
覆盖所述蚀刻停止图案的所述顶表面的第一部分；以及
覆盖所述蚀刻停止图案的所述底表面的第二部分，
其中所述水平介电层的所述第一部分和所述第二部分的厚度均小于所述水平阻挡介电层的所述第一部分的厚度。


6.根据权利要求1所述的器件，还包括：
缓冲介电层，在所述蚀刻停止图案和所述水平介电层之间。


7.根据权利要求6所述的器件，其中所述缓冲介电层包括与所述蚀刻停止图案的介电材料和所述水平介电层的介电材料不同的介电材料。


8.根据权利要求6所述的器件，还包括：
公共源极插塞，穿透所述电极结构，所述公共源极插塞沿第一方向延伸并与所述电极结构平行，
其中所述缓冲介电层的一部分在所述公共源极插塞与所述电极的第二侧壁之间，所述电极的所述第二侧壁与所述公共源极插塞相邻。


9.根据权利要求8所述的器件，其中所述缓冲介电层在所述蚀刻停止图案与所述水平介电层之间的厚度大于所述缓冲介电层在所述电极的所述第二侧壁上的厚度。


10.根据权利要求1所述的器件，还包括：
公共源极插塞，穿透所述电极结构，所述公共源极插塞沿第一方向延伸并与所述电极结构平行；以及
侧壁间隔物，在所述公共源极插塞与所述电极结构之间，
其中所述侧壁间隔物覆盖所述蚀刻停止图案的侧壁。


11.根据权利要求10所述的器件，其中，
所述电极的侧壁与所述公共源极插塞的侧壁间隔开第一水平距离，
所述蚀刻停止图案的侧壁与所述公共源极插塞间隔开第二水平距离，并且
所述第二水平距离大于所述第一水平距离。


12.根据权利要求1所述的器件，其中，
所述电极中的每一个沿垂直于所述衬底的顶表面的第二方向具有第一厚度，以及
所述蚀刻停止结构在所述阶梯部分上沿所述第二方向具有第二厚度，所述第二厚度大于所述第一厚度。


13.根据权利要求1所述的器件，还包括：
焊盘介电层，在所述蚀刻停止结构与所述电极结构的所述阶梯部分之间，
其中所述焊盘介电层包括与所述蚀刻停止图案的介电材料不同的介电材料。


14.一种三维半导体存储器件，包括：
衬底，包括单元阵列区和连接区；
电极结构，包括沿...

【专利技术属性】
技术研发人员：黄盛珉，任峻成，金志荣，金智源，梁宇成，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR