半导体存储器件制造技术

提供了半导体存储器件。所述半导体存储器件包括衬底，该衬底包括单元区域、第一接触区域、第二接触区域和设置在第一接触区域与第二接触区域之间的位外围电路区域。第一堆叠结构设置在单元区域和第一接触区域上。第二堆叠结构设置在单元区域和第二接触区域上。外围晶体管设置在位外围电路区域上并且电连接到第一堆叠结构和第二堆叠结构。第一堆叠结构和第二堆叠结构均包括：竖直堆叠在单元区域上的多个半导体图案；以及连接到多个半导体图案并且沿第一方向从单元区域延伸到对应的第一接触区域和第二接触区域上的多条导线。多条导线在第一接触区域和第二接触区域上具有阶梯结构。

Semiconductor memory device

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请要求于2018年10月4日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2018-0118217的优先权，通过引用将其全文并入本文。
本专利技术构思涉及半导体器件，更具体地说，涉及提高了集成度的三维半导体存储器件。
技术介绍
随着对更高集成度的半导体器件的需求的不断增加，制造商继续寻找用以进一步提高性能和密度的先进技术。二维或平面半导体器件的集成水平主要由单位存储单元所占据的面积决定。因此，集成水平很大程度上受形成精细图案的能力的影响。然而，增加图案精细度所需的处理设备非常昂贵，并且可能对提高二维或平面半导体器件的集成度造成实际限制。
技术实现思路
本专利技术构思的一些示例性实施例提供了具有提高的集成度的三维半导体存储器件。根据本专利技术构思的一些示例性实施例，一种半导体存储器件可以包括衬底，所述衬底包括单元区域、第一接触区域、第二接触区域和设置在所述第一接触区域与所述第二接触区域之间的位外围电路区域。第一堆叠结构设置在所述单元区域和所述第一接触区域上。第二堆叠结构设置在所述单元区域和所述第二接触区域上。外围晶体管设置在所述位外围电路区域上，所述外围晶体管电连接到所述第一堆叠结构和所述第二堆叠结构。所述第一堆叠结构和所述第二堆叠结构均包括：多个半导体图案，所述多个半导体图案竖直堆叠在所述单元区域上；以及多条导线，所述多条导线连接到所述多个半导体图案并且沿平行于所述衬底的顶表面的第一方向，从所述单元区域延伸到对应的所述第一接触区域和所述第二接触区域上。所述多条导线在所述第一接触区域和所述第二接触区域上具有阶梯结构。根据本专利技术构思的一些示例性实施例，一种半导体存储器件可以包括：衬底、设置在所述衬底上的第一堆叠结构和第二堆叠结构。连接线在所述第一堆叠结构和所述第二堆叠结构上沿平行于所述衬底的顶表面的第一方向延伸。所述第一堆叠结构和所述第二堆叠结构均包括竖直堆叠在所述衬底上的多个半导体图案，以及与所述多个半导体图案相邻地竖直地延伸的栅电极。所述连接线电连接到所述第一堆叠结构的所述栅电极和所述第二堆叠结构的所述栅电极中的一个栅电极，并且与所述第一堆叠结构的所述栅电极和所述第二堆叠结构的所述栅电极中的另一个栅电极电分离。根据一些示例性实施例，一种半导体存储器件可以包括衬底、设置在所述衬底上的第一堆叠结构和第二堆叠结构。接地线在所述第一堆叠结构与所述第二堆叠结构之间沿平行于所述衬底的顶表面的第一方向上延伸。连接线，所述连接线位于所述第一堆叠结构和所述第二堆叠结构上。所述第一堆叠结构和所述第二堆叠结构均包括：竖直堆叠的多个半导体图案；连接到对应的所述多个半导体图案的多个电容器；以及与所述多个半导体图案相邻地竖直地延伸的栅电极。所述连接线电连接到所述第一堆叠结构的所述栅电极和所述第二堆叠结构的所述栅电极中的至少一个栅电极。所述连接线包括第一区段，所述第一区段在所述第一堆叠结构上沿第二方向延伸，所述第二方向与所述第一方向相交并且平行于所述衬底的顶表面。所述连接线还包括在所述第二堆叠结构上沿所述第二方向延伸的第二区段。所述连接线还包括在所述接地线上将所述第一区段和所述第二区段彼此连接的第三区段。所述第一区段和所述第二区段在所述第一方向上彼此偏移。附图说明图1的简化电路图示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的单元阵列。图2示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的透视图。图3A、图3B和图3C示出了根据本专利技术构思的一些示例性实施例的分别沿图2中的线A-A’、B-B’和C-C’截取的截面图。图4示出了根据本专利技术构思的一些示例性实施例的图3A的截面M的放大视图。图5示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的透视图。图6A、图6B、图6C和图6D示出了根据本专利技术构思的一些示例性实施例的分别沿图5中的线A-A’、B-B’、C-C’和D-D’截取的截面图。图6E示出了根据本专利技术构思的一些示例性实施例的图5的接触区域和位外围电路区域的俯视图。图6F示出了根据本专利技术构思的一些示例性实施例的图5的单元区域的俯视图。图7示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的透视图。图8A和图8B示出了根据本专利技术构思的一些示例性实施例的分别沿图7中的线A-A’和B-B’截取的截面图。图8C示出了根据本专利技术构思的一些示例性实施例的图7的接触区域和位外围电路区域的俯视图。图9示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的透视图。图10A和图10B示出了根据本专利技术构思的一些示例性实施例的分别沿图9中的线A-A’和B-B’截取的截面图。图10C示出了根据本专利技术构思的一些示例性实施例的图9的单元区域的俯视图。图11示出了根据本专利技术构思的一些示例性实施例的三维半导体存储器件的透视图。图12A和图12B示出了根据本专利技术构思的一些示例性实施例的分别沿图11中的线A-A’和B-B’截取的截面图。图12C示出了根据本专利技术构思的一些示例性实施例的图11的单元区域的俯视图。具体实施方式参考图1，根据本专利技术构思的一些示例性实施例的三维半导体存储器件可以包括单元阵列，该单元阵列包括多个子单元阵列SCA。子单元阵列SCA可以沿着第二方向D2排列。每一个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储单元MC。存储单元MC可以设置在字线WL与位线BL之间。每个存储单元MC可以包括存储单元晶体管MCT和数据存储元件DS。位线BL可以是设置在衬底上并且彼此间隔开的导电图案(例如，金属线)。在一个示例性实施例中，位线BL可以在与第二方向D2相交(例如，垂直)的第一方向D1上延伸。第一方向D1和第二方向D2平行于衬底的顶表面。在一个示例性实施例中，一个子单元阵列SCA中的多条位线BL在与第一方向D1和第二方向D2垂直的竖直方向(例如，第三方向D3)上彼此间隔开。字线WL可以是从衬底在竖直方向(例如，第三方向D3)上延伸的导电图案(例如，金属线)。在一个示例性实施例中，子单元阵列SCA中的多条字线WL在第一方向D1上彼此间隔开。在一个示例性实施例中，存储单元晶体管MCT的栅极可以连接到字线WL，并且存储单元晶体管MCT的源极可以连接到位线BL。例如，数据存储元件DS可以是电容器，并且存储单元晶体管MCT的漏极可以连接到电容器的第一电极。电容器的第二电极可以连接到接地线PP。参考图1、图2、图3A、图3B、图3C和图4，可以提供包括单元区域CAR和接触区域CTR的衬底100。接触区域CTR可以设置在单元阵列区域CAR的一侧上。在示例性实施例中，每一个接触区域CTR可以具有在第一方向D1上延伸的条形或线形。第一层间介电层ILD1可以设置在衬底100上。在示例性实施例中，衬底100可以是硅衬底、锗衬底或硅锗衬底。衬底100上可以设置有本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，包括：/n衬底，所述衬底包括单元区域、第一接触区域、第二接触区域、以及设置在所述第一接触区域与所述第二接触区域之间的位外围电路区域；/n第一堆叠结构，所述第一堆叠结构设置在所述单元区域和所述第一接触区域上；/n第二堆叠结构，所述第二堆叠结构设置在所述单元区域和所述第二接触区域上；以及/n外围晶体管，所述外围晶体管设置在所述位外围电路区域上，并且电连接到所述第一堆叠结构和所述第二堆叠结构，/n其中，所述第一堆叠结构和所述第二堆叠结构均包括：/n多个半导体图案，所述多个半导体图案竖直堆叠在所述单元区域上；以及/n多条导线，所述多条导线连接到所述多个半导体图案并且沿平行于所述衬底的顶表面的第一方向，从所述单元区域延伸到对应的所述第一接触区域和所述第二接触区域上，并且/n其中，所述多条导线在所述第一接触区域和所述第二接触区域上具有阶梯结构。/n

【技术特征摘要】
20181004 KR 10-2018-01182171.一种半导体存储器件，包括：
衬底，所述衬底包括单元区域、第一接触区域、第二接触区域、以及设置在所述第一接触区域与所述第二接触区域之间的位外围电路区域；
第一堆叠结构，所述第一堆叠结构设置在所述单元区域和所述第一接触区域上；
第二堆叠结构，所述第二堆叠结构设置在所述单元区域和所述第二接触区域上；以及
外围晶体管，所述外围晶体管设置在所述位外围电路区域上，并且电连接到所述第一堆叠结构和所述第二堆叠结构，
其中，所述第一堆叠结构和所述第二堆叠结构均包括：
多个半导体图案，所述多个半导体图案竖直堆叠在所述单元区域上；以及
多条导线，所述多条导线连接到所述多个半导体图案并且沿平行于所述衬底的顶表面的第一方向，从所述单元区域延伸到对应的所述第一接触区域和所述第二接触区域上，并且
其中，所述多条导线在所述第一接触区域和所述第二接触区域上具有阶梯结构。


2.根据权利要求1所述的半导体存储器件，其中，
所述位外围电路区域包括第一位外围电路区域和第二位外围电路区域，
所述第一堆叠结构的所述多条导线包括第一导线和第二导线，并且所述第二导线位于比所述第一导线的水平高度低的水平高度，
所述第二堆叠结构的所述多条导线包括第三导线和第四导线，并且所述第四导线位于比所述第三导线的水平高度低的水平高度，
所述第一位外围电路区域上的所述外围晶体管电连接到所述第一导线和所述第三导线，并且
所述第二位外围电路区域上的所述外围晶体管电连接到所述第二导线和所述第四导线。


3.根据权利要求2所述的半导体存储器件，其中，所述第一位外围电路区域和所述第二位外围电路区域沿所述第一方向排列，并在与所述第一方向相交并且平行于所述衬底的顶表面的第二方向上延伸。


4.根据权利要求3所述的半导体存储器件，还包括多条第一连接线和多条第二连接线，所述多条第一连接线和所述多条第二连接线在所述第二方向上延伸，
其中，所述多条第一连接线将所述第一导线电连接到所述第一位外围电路区域上的所述外围晶体管，将所述第二导线电连接到所述第二位外围电路区域上的所述外围晶体管，并且
其中，所述多条第二连接线将所述第三导线电连接到所述第一位外围电路区域上的所述外围晶体管，将所述第四导线电连接到所述第二位外围电路区域上的所述外围晶体管。


5.根据权利要求4所述的半导体存储器件，其中，所述多条第一连接线与所述多条第二连接线具有基本相同的长度。


6.根据权利要求5所述的半导体存储器件，还包括：
多个第一接触，所述多个第一接触将所述多条第一连接线电连接到所述第一导线和所述第二导线并且将所述多条第二连接线电连接到所述第三导线和所述第四导线；以及
多个第二接触，所述多个第二接触将所述多条第一连接线和所述多条第二连接线电连接到所述第一位外围电路区域上的所述外围晶体管和所述第二位外围电路区域上的所述外围晶体管。


7.根据权利要求2所述的半导体存储器件，其中，所述第一位外围电路区域和所述第二位外围电路区域在所述第一方向上延伸，并且在与所述第一方向相交并且平行于所述衬底的顶表面的第二方向上排列。


8.根据权利要求7所述的半导体存储器件，还包括多条第一连接线和多条第二连接线，并且所述多条第一连接线和所述多条第二连接线在所述第二方向上延伸，
其中，所述多条第一连接线将所述第一导线电连接到所述第一位外围电路区域上的所述外围晶体管，将所述第二导线电连接到所述第二位外围电路区域上的所述外围晶体管，并且
其中，所述多条第二连接线将所述第三导线电连接到所述第一位外围电路区域上的所述外围晶体管，将所述第四导线电连接到所述第二位外围电路区域上的所述外围晶体管。


9.根据权利要求8所述的半导体存储器件，其中，
连接到所述第二导线的所述第一连接线的长度大于连接到所述第一导线的所述第一连接线的长度，并且
连接到所述第三导线的所述第二连接线的长度大于连接到所述第四导线的所述第二连接线的长度。


10.根据权利要求9所述的半导体存储器件，其中，
连接到所述第三导线的所述第二连接线的长度大于连接到所述第一导线的所述第一连接线的长度，并且
连接到所述第二导线的所述第一连接线的长度大于连接到所述第四导线的所述第二连接线的长度。


11.根据权利要求10所述的半导体存储器件，其中，
连接到所述第三导线的所述第二连接线在所述第一方向上与连接到所述第一导线的所述第一连接线交叠，并且
连接到所述第二导线的所述第一连接线在所述第一方向上与连接到所述第四导线的所述第二连接线交叠。


12.一种半导体存储器件，包括：
衬底；
第一堆叠结构和第二堆叠结构，所述第一堆叠结构和所述第二堆叠结构设置在所述衬底上；以及
连接线，所述连接线在所述第一堆叠结构和所述第二堆叠结构上沿平行于所述衬底的顶表面的第一方向延伸，
其中，所述第一堆叠结构和所述第二堆叠结构均包括：
多个半导体图案，所述多个半导体图案竖直堆叠在所述衬底上；以及
栅电极，所述栅电极与所述多个半导体图案相邻地竖直地延伸，并且
其中，所述连接线电连接到所述第一堆叠结构的所述栅电极和所述第二堆叠结构的所述栅电极中的一个栅电极，并且与所述第一堆叠结构的所述栅电极和所述第二堆叠结构的所述栅电极中的另一个栅电极电分离。

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【专利技术属性】
技术研发人员：金熙中，金根楠，李宪国，黄有商，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR