三维半导体存储器装置制造方法及图纸

一种三维半导体存储器装置包括：衬底；电极结构，其包括竖直地层叠在衬底上的电极，各个电极具有焊盘部分；电极分离结构，其穿透电极结构并在第二方向上彼此隔开；以及接触插塞，其耦接到焊盘部分。接触插塞包括第一接触插塞以及在第二方向上与第一接触插塞隔开的第二接触插塞。电极分离结构包括在第一接触插塞和第二接触插塞之间的第一电极分离结构。第一接触插塞在第二方向上与第一电极分离结构隔开第一距离。第二接触插塞在第二方向上与第一电极分离结构隔开不同于第一距离的第二距离。

Three dimensional semiconductor memory device

【技术实现步骤摘要】
三维半导体存储器装置相关申请的交叉引用本申请要求2018年10月2日提交于韩国知识产权局的韩国专利申请No.10-2018-0117630的优先权，该申请的全部内容以引用方式并入本文中。
本专利技术构思涉及三维半导体存储器装置，更具体地，涉及具有增强的可靠性和增加的集成度的三维半导体存储器装置。
技术介绍
半导体装置已高度集成，以满足顾客所需的更高的性能和/或更低的制造成本。由于半导体装置的集成度是决定产品价格的因素，所以越来越要求更高的集成度。典型的二维半导体装置或平面半导体装置的集成度主要由单位存储器单元所占据的面积决定，使得其受形成精细图案的技术水平影响。然而，增加图案精细度所需的处理设备可能对二维半导体装置或平面半导体装置的集成度的增加造成实际限制。因此，已提出了具有三维布置的存储器单元的三维半导体存储器装置。
技术实现思路
本专利技术构思的一些示例实施例提供了具有增强的可靠性和增加的集成度的三维半导体存储器装置。本专利技术构思的一方面不限于上述内容，本领域技术人员将从以下描述清楚地理解上面没有提及的其它方面。根据本专利技术构思的一些示例实施例，一种三维半导体存储器装置可包括：衬底，其包括单元阵列区域和连接区域；电极结构，其包括竖直地层叠在衬底上的多个电极，各个电极具有在连接区域上的焊盘部分；穿透电极结构的多个电极分离结构，电极分离结构在第一方向上延伸并在与第一方向交叉的第二方向上彼此间隔开；以及多个接触插塞，其耦接到电极的对应焊盘部分。接触插塞可包括：沿着第一方向的多个第一接触插塞；以及在第二方向上与第一接触插塞隔开的多个第二接触插塞。电极分离结构可包括：第一电极分离结构，其在第一接触插塞和第二接触插塞之间；第二电极分离结构，其在第二方向上与第一电极分离结构隔开，并且第一接触插塞在第一电极分离结构和第二电极分离结构之间；以及第三电极分离结构，其在第二方向上与第一电极分离结构隔开，并且第二接触插塞在第一电极分离结构和第三电极分离结构之间。第一接触插塞可在第二方向上与第一电极分离结构隔开第一距离，并且与第二电极分离结构隔开小于第一距离的第二距离。第二接触插塞可在第二方向上与第一电极分离结构隔开不同于第一距离的第三距离，并且与第三电极分离结构隔开小于第三距离的第四距离。根据本专利技术构思的一些示例实施例，一种三维半导体存储器装置可包括：衬底，其包括单元阵列区域和连接区域；电极结构，其包括竖直地层叠在衬底上的多个电极，各个电极具有在连接区域上的焊盘部分；电极分离结构，其穿透电极结构并在第一方向上延伸；多个接触插塞，其耦接到电极的对应焊盘部分，接触插塞包括在与第一方向交叉的第二方向上隔开的第一接触插塞和第二接触插塞，电极分离结构在第一接触插塞和第二接触插塞之间；以及在第一接触插塞和第二接触插塞之间的连接线组，该连接线组包括在第一方向上延伸的多条下连接线。第一接触插塞可在第二方向上与电极分离结构隔开第一距离。第二接触插塞可与电极分离结构隔开不同于第一距离的第二距离。根据本专利技术构思的一些示例实施例，一种三维半导体存储器装置可包括：衬底，其包括单元阵列区域和连接区域；电极结构，其包括竖直地层叠在衬底上的多个电极，该电极结构在连接区域上具有多个第一焊盘部分和多个第二焊盘部分；多个第一接触插塞，其沿着第一方向并耦接到对应的第一焊盘部分；多个第二接触插塞，其耦接到对应的第二焊盘部分并在第二方向上与第一接触插塞隔开，第二方向与第一方向交叉；电极分离结构，其穿透电极结构并在第一接触插塞和第二接触插塞之间沿着第一方向延伸；多个第一虚设竖直结构，其在电极分离结构和第一接触插塞之间穿透对应的第一焊盘部分；以及多个第二虚设竖直结构，其在电极分离结构和第二接触插塞之间穿透对应的第二焊盘部分。第一虚设竖直结构和第二虚设竖直结构可在第二方向上与电极分离结构隔开第一距离。第一接触插塞可在第二方向上与电极分离结构隔开第二距离。第二接触插塞可在第二方向上与第二电极分离结构隔开不同于第二距离的第三距离。其它示例实施例的细节包括在说明书和附图中。附图说明图1例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的简化配置的示意图。图2例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的电极结构的立体图。图3例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的连接到电极结构的接触插塞的平面图。图4例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的耦接到电极结构的下连接线的平面图。图5A例示了沿图4的线I-I’和II-II’截取的截面图。图5B例示了沿图4的线III-III’截取的截面图。图5C例示了沿图4的线IV-IV’截取的截面图。图6例示了示出图4的部分A的放大图。图7A和图7B例示了示出图5A的部分B的放大图。图8和图9例示了部分地示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的连接区域的平面图。图10例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的平面图。图11例示了示出图10的部分C的放大图。图12、图13和图14例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的平面图。图15例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的截面图。具体实施方式以下将结合附图描述本专利技术构思的一些示例实施例。图1例示了示出根据本专利技术构思的一些示例实施例的三维半导体存储器装置的简化配置的示意图。参照图1，三维半导体存储器装置可包括单元阵列区域CAR和外围电路区域。外围电路区域可包括行解码器区域ROWDCR、页缓冲器区域PBR、列解码器区域COLDCR和/或控制电路区域(未示出)。在一些实施例中，连接区域CNR可设置在单元阵列区域CAR和行解码器区域ROWDCR之间。单元阵列区域CAR可包括存储器单元阵列，其包括多个存储器单元。在一些实施例中，存储器单元阵列可包括多个存储器块，各个存储器块是数据擦除单元。各个存储器块可包括三维布置的存储器单元、电连接到存储器单元的多条字线和/或电连接到存储器单元的多条位线。例如，三维半导体存储器装置可以是竖直NAND闪速存储器装置，并且单元阵列区域CAR可设置有沿着第一方向和第二方向二维布置并在垂直于第一方向和第二方向的第三方向上延伸的单元串。各个单元串可包括串联连接的串选择晶体管、存储器单元晶体管和/或地选择晶体管。各个存储器单元晶体管可包括数据存储元件。连接区域CNR可包括将存储器单元阵列电连接到行解码器的连接线结构(例如，接触插塞和导线)。行解码器区域ROWDCR可包括选择存储器单元阵列的字线的行解码器。行解码器可基于地址信息选择存储器单元阵列的字线之一。响应于来自控制电路的控制信号，行解码器可将字线电压提供给所选字线和未选字线。页缓冲器区域PBR可包括读取存储在存储器单元中的数据的页缓冲器。根据操作模式本文档来自技高网...

【技术保护点】
1.一种三维半导体存储器装置，包括：/n衬底，其包括单元阵列区域和连接区域；/n电极结构，其包括竖直地层叠在所述衬底上的多个电极，所述电极中的每一个在所述连接区域上具有焊盘部分；/n穿透所述电极结构的多个电极分离结构，所述电极分离结构在第一方向上延伸并在与所述第一方向交叉的第二方向上彼此间隔开；以及/n耦接到所述电极的焊盘部分的多个接触插塞，/n其中，所述接触插塞包括：/n沿着所述第一方向的多个第一接触插塞；以及/n在所述第二方向上与所述第一接触插塞隔开的多个第二接触插塞，其中，所述电极分离结构包括：/n在所述第一接触插塞和所述第二接触插塞之间的第一电极分离结构；/n在所述第二方向上与所述第一电极分离结构隔开的第二电极分离结构，所述第一接触插塞在所述第一电极分离结构和所述第二电极分离结构之间；以及/n在所述第二方向上与所述第一电极分离结构隔开的第三电极分离结构，所述第二接触插塞在所述第一电极分离结构和所述第三电极分离结构之间，其中，所述第一接触插塞在所述第二方向上与所述第一电极分离结构隔开第一距离，并与所述第二电极分离结构隔开小于所述第一距离的第二距离，并且/n其中，所述第二接触插塞在所述第二方向上与所述第一电极分离结构隔开不同于所述第一距离的第三距离，并与所述第三电极分离结构隔开小于所述第三距离的第四距离。/n...

【技术特征摘要】
20181002 KR 10-2018-01176301.一种三维半导体存储器装置，包括：
衬底，其包括单元阵列区域和连接区域；
电极结构，其包括竖直地层叠在所述衬底上的多个电极，所述电极中的每一个在所述连接区域上具有焊盘部分；
穿透所述电极结构的多个电极分离结构，所述电极分离结构在第一方向上延伸并在与所述第一方向交叉的第二方向上彼此间隔开；以及
耦接到所述电极的焊盘部分的多个接触插塞，
其中，所述接触插塞包括：
沿着所述第一方向的多个第一接触插塞；以及
在所述第二方向上与所述第一接触插塞隔开的多个第二接触插塞，其中，所述电极分离结构包括：
在所述第一接触插塞和所述第二接触插塞之间的第一电极分离结构；
在所述第二方向上与所述第一电极分离结构隔开的第二电极分离结构，所述第一接触插塞在所述第一电极分离结构和所述第二电极分离结构之间；以及
在所述第二方向上与所述第一电极分离结构隔开的第三电极分离结构，所述第二接触插塞在所述第一电极分离结构和所述第三电极分离结构之间，其中，所述第一接触插塞在所述第二方向上与所述第一电极分离结构隔开第一距离，并与所述第二电极分离结构隔开小于所述第一距离的第二距离，并且
其中，所述第二接触插塞在所述第二方向上与所述第一电极分离结构隔开不同于所述第一距离的第三距离，并与所述第三电极分离结构隔开小于所述第三距离的第四距离。


2.根据权利要求1所述的三维半导体存储器装置，其中，所述电极的所述焊盘部分中的每一个位于在所述第二方向上彼此相邻的所述电极分离结构之间。


3.根据权利要求1所述的三维半导体存储器装置，其中，
所述第一接触插塞和所述第二接触插塞的顶表面在相同的水平高度处，并且
所述第一接触插塞和所述第二接触插塞的底表面在不同的水平高度处。


4.根据权利要求1所述的三维半导体存储器装置，其中，所述接触插塞还包括在所述第二方向上与所述第二接触插塞隔开的多个第三接触插塞，
其中，所述第三电极分离结构在所述第二接触插塞和所述第三接触插塞之间，并且
其中，所述第三接触插塞在所述第二方向上与所述第三电极分离结构隔开不同于所述第三距离的第五距离。


5.根据权利要求4所述的三维半导体存储器装置，其中，所述第五距离不同于所述第一距离。


6.根据权利要求1所述的三维半导体存储器装置，还包括在所述连接区域上的多个虚设竖直结构，所述虚设竖直结构穿透所述电极的对应的焊盘部分，并且当在平面图中看时被设置为围绕对应的一个接触插塞，
其中，所述虚设竖直结构具有在所述第一方向和所述第二方向的对角方向上的长轴。


7.根据权利要求1所述的三维半导体存储器装置，还包括在所述连接区域上的多个虚设竖直结构，所述虚设竖直结构穿透所述电极的对应的焊盘部分，并且当在平面图中看时被设置为围绕所述接触插塞中的对应的一个，
其中，所述接触插塞中的每一个偏离于中心点，所述中心点与对角地横跨所述接触插塞中的每一个的虚设竖直结构隔开相同的距离。


8.根据权利要求1所述的三维半导体存储器装置，还包括：
在所述第一接触插塞和所述第二接触插塞的顶表面上的层间介电层；以及
在所述层间介电层中的连接线组，其包括在所述第一方向上延伸的多条下连接线，
其中，当在平面图中看时，所述连接线组在所述第一接触插塞和所述第二接触插塞之间。


9.一种三维半导体存储器装置，包括：
衬底，其包括单元阵列区域和连接区域；
电极结构，其包括竖直地层叠在所述衬底上的多个电极，所述电极的每一个在所述连接区域上具有焊盘部分；
电极分离结构，其穿透所述电极结构并在第一方向上延伸；
耦接到所述电极的对应的焊盘部分的多个接触插塞，所述接触插塞包括在与所述第一...

【专利技术属性】
技术研发人员：朴志峰，金昭延，李韩永，尹永培，殷东锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国;KR