3D存储器件及其制造方法技术

本申请公开了一种3D存储器件及其制造方法。所述3D存储器件包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；贯穿所述叠层结构的多个沟道柱；以及位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。该3D存储器件中的阻挡层内注有电子，可以避免存储区域所存储的电子因电位差向相邻的存储区域移动的问题，从而提高该3D存储器件的可靠性。

3D memory device and its manufacturing method

【技术实现步骤摘要】
3D存储器件及其制造方法
本专利技术涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
技术介绍
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的可靠性。
技术实现思路
本专利技术的目的是提供一种改进的3D存储器件及其制造方法，其中，采用阻挡层设置在栅极导体的上下两侧，通过向阻挡层注入电子从而可以避免存储区域所存储的电子因电位差向相邻的存储区域移动的问题，提高了该3D存储器件的可靠性。根据本专利技术的一方面，提供一种3D存储器件，包括：衬底；位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；贯穿所述叠层结构的多个沟道柱；以及位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。优选地，所述阻挡层与所述栅极导体之间设置有层间绝缘层。优选地，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。优选地，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。优选地，所述阻挡层由二氧化铪组成。优选地，所述3D存储器件包括沟道柱，所述沟道柱贯穿所述叠层结构。优选地，所述沟道柱包括隧穿介质层、电荷存储层、阻挡介质层和沟道层。根据本专利技术的另一方面，提供一种制造3D存储器件的方法，包括：在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个阻挡层；形成贯穿所述第一叠层结构的多个沟道柱；形成贯穿所述第一叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；经由所述多个栅线缝隙将所述多个牺牲层置换为多个栅极导体，形成第二叠层结构，所述栅极导体被所述栅线缝隙分割为多个栅线；在所述多个栅线缝隙中形成导电通道和绝缘层，使得所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，其中，通过所述导电通道和所述多个栅线向所述阻挡层注入电子，抑制所述导电通道编程区域内所存储电子的移动。所述阻挡层位于所述栅线邻近所述导电通道的端部与绝缘层之间。优选地，所述阻挡层与所述牺牲层之间设置有层间绝缘层。优选地，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。优选地，形成第二叠层结构的步骤包括：采用所述多个栅线缝隙作为蚀刻剂通道，去除所述第一叠层结构中的所述多个牺牲层，以形成与所述栅线缝隙连通的空腔；采用所述多个栅线缝隙作为沉积物通道，在所述栅线缝隙和所述空腔中填充金属层；以及对所述金属层进行回蚀刻，以去除所述金属层位于栅线缝隙内的部分，从而将所述金属层分割成不同层面的所述多个栅极导体。优选地，所述多个栅极导体采用原子层沉积形成。优选地，在所述原子层沉积中使用氟化物作为前驱气体。优选地，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。优选地，所述阻挡层由二氧化铪组成。优选地，所述栅极导体由钨组成。优选地，该方法还包括在所述导电通道制作完成后，对该存储器件进行初始化操作，通过向相邻的栅线提供高低不同的电压，使相邻栅线之间形成电位差，将电子注入位于栅线之间的阻挡层，从而完成该器件的初始化。本专利技术实施例提供的3D存储器件及其制造方法，通过在多个栅极导体之间设置注有电子的阻挡层，因电子之间的斥力，该阻挡层可以使得相邻栅极导体所对应的存储区域之间形成明显的间隔，可以有效避免存储区域内所存储电子的移动和扩散，防止存储数据因存储区域内的电子向相邻的存储区域移动而发生数据错误，显著提高了该3D存储器件的可靠性和稳定性，使得该3D存储器件在较长时间的断电放置后仍能够较好的保存其内存储的数据。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚。图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。图2a和图2b分别示出3D存储器件的存储单元串的局部示意图和存储区域的电荷示意图。图3a和图3b分别示出放置一段时间后的存储单元串的局部示意图和存储区域的电荷示意图。图4a和图4b分别示出本专利技术一实施例的3D存储器件的存储单元串的局部示意图和电荷移动示意图。图4c示出本专利技术另一实施例的3D存储器件的存储单元串的局部示意图。图5示出3D存储器件的透视图。图6a至6g示出本专利技术一实施例的3D存储器件制造方法的各个阶段的截面图。图6h示出本专利技术另一实施例的3D存储器件的截面图。图7a和7b分别示出本专利技术一实施例的3D存储器件的进行初始化各步骤的局部放大示意图。图7c示出本专利技术一实施例的3D存储器件的初始化后进行存储的示意图。具体实施方式以下将参照附图更详细地描述本专利技术。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本专利技术的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本专利技术。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本专利技术。在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。然而，在栅极导体中残留的前驱气体可能破坏绝缘层，导致栅本文档来自技高网...

【技术保护点】
1.一种3D存储器件，包括:/n衬底；/n位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；/n贯穿所述叠层结构的多个沟道柱；以及/n位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，/n其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。/n

【技术特征摘要】
1.一种3D存储器件，包括:
衬底；
位于衬底上方的叠层结构，所述叠层结构包括若干层间隔设置的栅极导体，所述栅极导体由栅线缝隙分割为多个栅线；
贯穿所述叠层结构的多个沟道柱；以及
位于所述栅线缝隙中的导电通道和绝缘层，所述导电通道采用所述绝缘层与所述多个栅线彼此隔开，
其中，所述叠层结构还包括阻挡层，所述阻挡层位于相邻的两栅极导体之间，所述阻挡层内注有电子，以抑制导电通道编程区域内电子的移动。


2.根据权利要求2所述的3D存储器件，其中，所述阻挡层与所述栅极导体之间设置有层间绝缘层。


3.根据权利要求1所述的3D存储器件，其中，所述阻挡层与一侧栅极导体相连，与另一侧栅极导体之间设置有层间绝缘层。


4.根据权利要求1所述的3D存储器件，其中，所述栅极导体由选自钨、铂、钛中的至少一种或其合金组成。


5.根据权利要求2所述的3D存储器件，其中，所述阻挡层由二氧化铪组成。


6.根据权利要求1所述的3D存储器件，其中，所述3D存储器件包括沟道柱，所述沟道柱贯穿所述叠层结构。


7.根据权利要求6所述的3D存储器件，其中，所述沟道柱包括隧穿介质层、电荷存储层、阻挡介质层和沟道层。


8.一种制造3D存储器件的方法，包括：
在衬底上形成第一叠层结构，所述第一叠层结构包括交替堆叠的多个牺牲层和多个阻挡层；
形成贯穿所述第一叠层结构的多个沟道柱；
形成贯穿所述第一叠层结构的多个栅线缝隙，所述多个沟道柱位于所述多个栅线缝隙之间；
经由所述多个栅线缝隙将所述多个牺牲层置换为多个栅极导体，形成第二叠层结构，所述栅极导体被所述栅线缝隙分...

【专利技术属性】
技术研发人员：吴继君，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北;42