用于嵌入式存储器的防凹陷结构制造技术

本申请的一些实施例涉及集成电路(IC)。该集成电路包括半导体衬底，半导体衬底具有由隔离结构分隔开的外围区域和存储器单元区域。隔离结构延伸到半导体衬底的顶面并且包括介电材料。逻辑器件布置在外围区域上。存储器器件布置在存储器单元区域上。存储器器件包括栅电极和位于栅电极上的存储器硬掩模。防凹陷结构设置在隔离结构上。防凹陷结构的上表面和存储器硬掩模的上表面具有从半导体衬底的顶面测量的相等的高度。本发明专利技术的实施例涉及用于嵌入式存储器的防凹陷结构。

【技术实现步骤摘要】
用于嵌入式存储器的防凹陷结构
本专利技术的实施例涉及用于嵌入式存储器的防凹陷结构。
技术介绍
集成电路(IC)制造业在过去几十年中经历了指数增长。随着IC的发展，功能密度(即，每个芯片面积的互连器件的数量)通常增加，而几何尺寸(即，可以产生的最小部件(或线))减小。IC发展中的一些进步包括嵌入式存储器技术和高k金属栅极(HKMG)技术。嵌入式存储器技术是存储器器件与逻辑器件在同一半导体芯片上的集成，使得存储器器件支持逻辑器件的操作。高k金属栅极(HKMG)技术是使用金属栅电极和高k栅极介电层制造半导体器件。
技术实现思路
本专利技术的实施例提供了一种集成电路(IC)，包括：半导体衬底，包括由隔离结构分隔开的逻辑区域和存储器单元区域，其中，所述隔离结构延伸到所述半导体衬底的顶面并且包括介电材料；逻辑器件，布置在所述逻辑区域上；存储器器件，布置在所述存储器单元区域上，其中，所述存储器器件包括第一选择栅电极；以及伪选择栅极结构，由设置在所述隔离结构上的导电材料制成，其中，所述伪选择栅极结构的上表面和所述第一选择栅电极的上表面具有从所述半导体衬底的顶面测量的相等的高度。本专利技术的另一实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底中形成隔离结构，其中，所述隔离结构将所述半导体衬底的存储区域与所述半导体衬底的逻辑区域分隔开；在所述存储区域上形成分裂栅极闪存单元结构的阵列，所述分裂栅极闪存单元结构的阵列包括位于阵列的中心区域中的中心存储器单元和位于阵列的边缘区域中的边缘存储器单元，所述边缘区域间隔在所述中心区域和所述隔离结构之间；其中，所述边缘存储器单元包括边缘栅电极和位于所述边缘栅电极上的边缘栅电极硬掩模，并且所述中心存储器单元包括中心栅电极和位于所述中心栅电极上的中心栅电极硬掩模；在所述隔离结构上形成伪栅极结构；在所述分裂栅极闪存单元结构和所述伪栅极结构就位的情况下执行平坦化，并且在与栅电极和所述伪栅极结构的高度相对应的平面上停止所述平坦化，其中，所述平坦化在所述边缘栅电极硬掩模的平坦化的上表面和所述中心栅电极硬掩模的平坦化的上表面之间产生高度差，所述高度差在10埃和40埃之间的范围内。本专利技术的又一实施例提供了一种用于形成集成电路(IC)的方法，所述方法包括：在半导体衬底的上表面中形成隔离结构；在所述半导体衬底的上表面上形成栅极氧化物；在所述栅极氧化物上形成导电浮置栅极层；在所述导电浮置栅极层和所述隔离结构上形成控制栅极介电层；在所述控制栅极介电层上形成导电控制栅极层，所述导电控制栅极层在所述隔离结构上延伸；在所述导电控制栅极层上形成控制栅极硬掩模层，所述控制栅极硬掩模层在所述隔离结构上延伸；图案化所述控制栅极硬掩模层、所述导电控制栅极层、所述控制栅极介电层和所述导电浮置栅极层，所述图案化在存储区域上方留下一对控制栅电极和分别位于所述一对控制栅电极上的一对控制栅极硬掩模，并且在隔离区域上方留下伪控制栅极结构和位于所述伪控制栅极结构上的伪控制栅极硬掩模结构；在所述一对控制栅电极的上表面和侧壁表面以及所述伪控制栅极硬掩模结构上形成选择栅极层，所述选择栅极层具有第一形貌可变的上表面；在所述第一形貌可变的上表面上旋涂第一液体抗反射涂层(ARC)，所述第一液体抗反射涂层具有平坦抗反射涂层上表面并且具有至所述第一形貌可变的上表面的不同的深度；以及回蚀刻所述第一液体抗反射涂层和所述选择栅极层，使得所述选择栅极层的回蚀刻的上表面的第一高度小于所述伪控制栅极硬掩模结构的第二高度。附图说明当结合附图进行阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1A示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的一些实施例的截面图。图1B示出了图1A的IC的局部顶视图。图2A示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的其他实施例的截面图。图2B示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的其他实施例的截面图。图3示出了包括具有防凹陷结构的嵌入式存储器器件的集成电路(IC)的其他实施例的截面图。图4至图39示出了用于形成IC的方法的一些实施例的一系列截面图，该IC包括具有边界侧壁间隔件的嵌入式存储器边界结构。图40示出了图4至图39的方法的一些实施例的流程图。具体实施方式以下公开内容提供了许多用于实现本专利技术的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本专利技术。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。甚至，术语“第一”、“第二”、“第三”、“第四”等仅仅是通用标识符，因此，在各种实施例中可以互换。例如，虽然在一些实施例中元件(例如，开口)可以称为“第一”元件，但是在其他实施例中该元件可以称为“第二”元件。一种类型的嵌入式存储器器件是分裂栅极闪存。在这种存储器器件中，分裂栅极闪存单元的阵列设置在半导体衬底中或上方。外围电路(包括诸如地址解码器和/或读写电路和/或微控制器的逻辑器件)布置在存储器阵列的外部，并且可以控制存储器单元的操作和/或执行其他任务。衬底中的隔离结构将存储器阵列与外围电路分隔开。本专利技术的一些方面在于，在某些情况下，与更中心地布置在阵列中的其他部件相比，处理步骤可以使得距离这种存储器阵列的外边缘最近的栅电极或其他结构缩短或“凹陷”。例如，当隔离区上方的边界结构具有由相对“软”的电介质(例如，二氧化硅)制成的最上表面时，可能出现这种“凹陷”，这导致CMP侵蚀阵列的外边缘上的闪存单元的部件比侵蚀更中心地布置在阵列内的闪存单元的部件更快，从而在阵列的外边缘附近产生具有倾斜顶面的存储器单元部件。这种倾斜的顶面引起了几个潜在的问题，并最终可能导致存储器器件的部分或完全失效。例如，如果在CMP之后执行离子注入，则注入的离子可能不合需要地穿过缩短的栅电极并进入阵列的边缘附近的沟道区域，从而不利地影响存储器单元的阈值电压并且可能导致存储器单元损坏/无法使用。或者，如果CMP引起足以不希望地暴露栅电极的上表面的“凹陷”，则在一些情本文档来自技高网...

【技术保护点】
1.一种集成电路(IC)，包括：/n半导体衬底，包括由隔离结构分隔开的逻辑区域和存储器单元区域，其中，所述隔离结构延伸到所述半导体衬底的顶面并且包括介电材料；/n逻辑器件，布置在所述逻辑区域上；/n存储器器件，布置在所述存储器单元区域上，其中，所述存储器器件包括第一选择栅电极；以及/n伪选择栅极结构，由设置在所述隔离结构上的导电材料制成，其中，所述伪选择栅极结构的上表面和所述第一选择栅电极的上表面具有从所述半导体衬底的顶面测量的相等的高度。/n

【技术特征摘要】
20180928 US 62/738,033;20181024 US 16/169,1561.一种集成电路(IC)，包括：
半导体衬底，包括由隔离结构分隔开的逻辑区域和存储器单元区域，其中，所述隔离结构延伸到所述半导体衬底的顶面并且包括介电材料；
逻辑器件，布置在所述逻辑区域上；
存储器器件，布置在所述存储器单元区域上，其中，所述存储器器件包括第一选择栅电极；以及
伪选择栅极结构，由设置在所述隔离结构上的导电材料制成，其中，所述伪选择栅极结构的上表面和所述第一选择栅电极的上表面具有从所述半导体衬底的顶面测量的相等的高度。


2.根据权利要求1所述的集成电路(IC)，还包括：
选择栅极硬掩模，位于所述第一选择栅电极上；
伪硬掩模，位于所述伪选择栅极结构上；
其中，所述选择栅极硬掩模的上表面和所述伪硬掩模的上表面具有从所述半导体衬底的顶面测量的相等的高度。


3.根据权利要求2所述的集成电路(IC)，还包括：
介电层，位于所述隔离结构上，所述介电层包括最上表面和凹陷上表面，所述最上表面与所述选择栅极硬掩模的上表面齐平，并且所述凹陷上表面位于所述最上表面之下；以及
层间介电(ILD)层，设置在所述凹陷上表面上并且具有与所述介电层的所述最上表面齐平的上表面。


4.根据权利要求1所述的集成电路(IC)，还包括：
伪控制栅极结构，设置在所述隔离结构上，其中，所述伪控制栅极结构具有面向所述存储器单元区域的内侧壁；
侧壁间隔件，沿着所述伪控制栅极结构的内侧壁并且设置在所述隔离结构上，其中，所述侧壁间隔件具有面向所述存储器单元区域的内侧壁；并且
其中，所述伪选择栅极结构沿着所述侧壁间隔件的内侧壁设置并且设置在所述隔离结构上。


5.根据权利要求4所述的集成电路(IC)，其中，所述侧壁间隔件包括：
外氧化物层，沿着所述伪控制栅极结构的内侧壁；
氮化物层，沿着所述外氧化物层的内侧壁；以及
内氧化物层，沿着所述氮化物层的内侧壁，所述内氧化物层的内侧壁接触所述伪选择栅极结构的外侧壁。


6.根据权利要求2所述的集成电路(IC)，其中，所述存储器器件包括：
第一单独的源极/漏极区和第二单独的源极/漏极区，位于所述半导体衬底中；
共同源极/漏极区，位于所述半导体衬底中，横向位于所述第一单独的源极/漏极区和所述第二单独的源极/漏极区之间，其中，所述共同源极/漏极区通过第一沟道区与所述第一单独的源极/漏极区分隔开，并且其中，所述共同源极/漏极区通过第二沟道区与所述第二单独的源极/漏极区分隔开；
擦除栅电极，位于所述共同源极/漏极区上；
第一浮置栅电极和第二浮置栅电极，分别位于所述第一沟道区和所述第二沟道区上；
第一控制栅电极和第二控制栅电极，分别位于所述第一浮置栅电极和所述第二浮置栅电极上面；以及
第一选择栅电极和第二选择栅电极，分别位于所述第一沟道区和所述第二沟道区上，并且...

【专利技术属性】
技术研发人员：林孟汉，谢智仁，刘振钦，黄志斌，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71