半导体结构和半导体结构的形成方法技术

本申请公开了一种半导体结构的形成方法，该方法包括：在半导体衬底上形成第一栅极结构和第二栅极结构；在半导体衬底以及第一栅极结构和第二栅极结构的表面形成第一介电层；在第一介电层的表面形成第一层间介质层；在第一栅极结构和第二栅极结构之间形成第一开口，第一开口暴露所述第一介电层；在第一层间介质层的表面沉积第二层间介质层，其中，第二层间介质层填充第一开口的开口端的一部分；刻蚀第二层间介质层以形成第二开口，第二开口暴露第一开口；以及在第一开口和第二开口内填充金属材料以形成第一导线层。本申请还公开了一种半导体结构。

Semiconductor structure and formation method of semiconductor structure

The invention discloses a method for forming a semiconductor structure, which includes: forming a first gate structure and a second gate structure on the semiconductor substrate; forming a first dielectric layer on the semiconductor substrate and on the surfaces of the first gate structure and the second gate structure; forming a first interlayer dielectric layer on the surface of the first dielectric layer; forming a first interlayer dielectric layer between the first gate structure and the second gate structure Forming a first opening, the first opening exposing the first dielectric layer; depositing a second interlayer on the surface of the first interlayer medium layer, wherein the second interlayer medium layer fills a part of the opening end of the first opening; etching the second interlayer medium layer to form a second opening, the second opening exposing the first opening; and filling the first opening and the second opening with metal materials to form First conductor layer. The application also discloses a semiconductor structure.

【技术实现步骤摘要】
半导体结构和半导体结构的形成方法
本申请涉及半导体制造
，具体地，涉及半导体结构及其形成方法。
技术介绍
电路尺寸的缩小是半导体制造工艺中的常见挑战。电路尺寸的一个限制是后段制程(BEOL)金属间距。然而，BEOL金属间距主要取决于每代光刻性能，因此很难实现技术上的突破。因此，需要一种在不改变BEOL金属间距的情况下减小电路尺寸的方法。
技术实现思路
在下文中给出了关于本申请的简要概述，以便提供关于本申请的某些方面的基本理解。应当理解，该部分并不意图确定本申请的关键或重要部分，也不是意图限定本申请的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。根据本申请的一个方面，提供了一种半导体结构的形成方法。所述方法包括：在半导体衬底上形成第一栅极结构和第二栅极结构；在所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面形成第一介电层；在所述第一介电层的表面形成第一层间介质层；在所述第一栅极结构和所述第二栅极结构之间形成第一开口，所述第一开口暴露所述第一介电层；在所述第一层间介质层的表面沉积所述第二层间介质层，其中，所述第二层间介质层填充所述第一开口的开口端的一部分；刻蚀所述第二层间介质层以形成第二开口，所述第二开口暴露所述第一开口；以及在所述第一开口和所述第二开口内填充金属材料以形成第一导线层。在一些实施例中，根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口还暴露所述第二栅极结构的端部。在一些实施例中，所述第二开口的数量为多个，其中，每个所述第二开口都暴露所述第二栅极结构的端部。在一些实施例中，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。在一些实施例中，所述第一开口从所述第一漏级的上方延伸至所述第二漏级的上方。在一些实施例中，所述第一开口的数量为多个，其中，多个所述第一开口分别位于所述第一漏级的上方和所述第二漏级的上方。在一些实施例中，所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS器件。在一些实施例中，所述半导体结构的形成方法还包括：刻蚀所述第一层间介质层、所述第二层间介质层和所述第一介电层以形成第三开口，所述第三开口暴露出所述第一栅极结构的端部；在所述第三开口内填充金属材料以形成第二导线层；在所述第二层间介质层和所述第一导线层的端部的表面形成第三导线层，所述第三导线层电连接至所述第一导线层；在所述第二层间介质层和所述第二导线层的端部的表面形成第四导线层，所述第四导线层电连接至所述第二导线层；在所述第二层间介质层的表面形成第二介电层；以及在所述第二介电层的表面形成第三层间介质层。在一些实施例中，在所述第一栅极结构和所述第二栅极结构之间形成第一开口的步骤包括：在所述第一层间介质层上形成第一掩膜层，所述第一掩膜层定义所述第一开口的位置；刻蚀所述第一层间介质层至所述第一介电层以在所述第一栅极结构和所述第二栅极结构之间形成第一开口；以及去除所述第一掩膜层。根据本申请的另一个方面，提供了一种半导体结构。所述半导体结构包括：半导体衬底；第一栅极结构和第二栅极结构，位于所述半导体衬底的表面；第一介电层，位于所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面；第一层间介质层，位于所述第一介电层的表面；第二层间介质层，位于所述第一层间介质层的表面；以及第一导线层，至少部分位于所述第一栅极结构和所述第二栅极结构之间并与所述第一介电层连接。在一些实施例中，所述第一导线层贯穿所述第一层间介质层和所述第二层间介质层。在一些实施例中，所述第一导线层与所述第二栅极结构的端部电连接。在一些实施例中，所述第一导线层的数量为多个，其中，每个所述第一导线层都与所述第二栅极结构的端部电连接。在一些实施例中，所述半导体结构还包括：贯穿所述第二层间介质层、所述第一层间介质层以及所述第一介电层并与所述第一栅极结构的端部电连接的第二导线层；形成在所述第二层间介质层和所述第一导线层的端部的表面上的第三导线层；形成在所述第二层间介质层和所述第二导线层的端部的表面上的第四导线层；形成在所述第二层间介质层的表面上的第二介电层；以及形成在所述第二介电层的表面上的第三层间介质层。在一些实施例中，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。在一些实施例中，所述第一导线层从所述第一漏级的上方延伸至所述第二漏级的上方。在一些实施例中，所述第一栅极结构的一部分、所述第一源极和所述第一漏极构成PMOS器件，所述第一栅极结构的另一部分、所述第二源极和所述第二漏极构成NMOS器件。附图说明通过附图中所示的本专利技术的优选实施例的更具体说明，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中，相同的附图标记指示相同的部分。附图并未刻意按比例绘制，其仅用于示出本申请的主旨。在附图中：图1A和图1B是现有技术的半导体结构的示意图。图2A是根据本申请的一个实施例的半导体结构的示意图。图2B是图2A所示半导体结构的沿虚线截取的剖视图。图3A至图3K根据本申请的一个实施例的半导体结构的形成方法的过程示意图。图4A是根据本申请的一个实施例的半导体结构的示意图。图4B是图4A所示半导体结构的沿虚线截取的剖视图。图5A至图5I根据本申请的一个实施例的半导体结构的形成方法的过程示意图。具体实施方式下面结合附图和实施例，对本申请的具体实施方式作进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。在下文中将结合附图对本申请的示范性实施方式进行描述。为了清楚和简明起见，在说明书中并未描述实际实施方式的所有特征。在此，还需要说明的一点是，为了避免因不必要的细节而模糊了本申请，在附图中仅仅示出了与根据本申请的方案密切相关的装置结构和/或处理步骤，而省略了与本申请关系不大的其他细节。图1A和图1B是现有技术的半导体结构的示意图。例如，该半导体结构可以是CMOS反相器，其包括一个PMOS器件和一个NMOS器件。如图1B所示，作为输出的漏级的导电层通常形成在介质层上方，这使得电路的尺寸变大。图2A是根据本申请的一个实施例的半导体结构的示意图。图2B是图2A所示半导体结构的沿虚线截取的剖视图。如图2A和2B所示，本申请的技术方案通过利用层间介质层空洞(ILDvoid)来构建导电层，使得无需在介质层上方进行短接，从而减小的电路的尺寸。如图2A所示，该半导体结构10包括PMOS器件20和一个NMOS器件30，其中PMOS器件20包括栅极215、源极区216和漏级区214，NMOS器件30包括栅极315、源极区316和漏级区314。如图2A所示，栅极215和栅极315连接在一起，该连接处的触点用作CMOS反相器的输入。源极区216和源极区316分别连接至Vdd和Vss，漏级区214和漏级区314经本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：在半导体衬底上形成第一栅极结构和第二栅极结构；在所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面形成第一介电层；在所述第一介电层的表面形成第一层间介质层；在所述第一栅极结构和所述第二栅极结构之间形成第一开口，所述第一开口暴露所述第一介电层；在所述第一层间介质层的表面沉积所述第二层间介质层，其中，所述第二层间介质层填充所述第一开口的开口端的一部分；刻蚀所述第二层间介质层以形成第二开口，所述第二开口暴露所述第一开口；以及在所述第一开口和所述第二开口内填充金属材料以形成第一导线层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：在半导体衬底上形成第一栅极结构和第二栅极结构；在所述半导体衬底以及所述第一栅极结构和所述第二栅极结构的表面形成第一介电层；在所述第一介电层的表面形成第一层间介质层；在所述第一栅极结构和所述第二栅极结构之间形成第一开口，所述第一开口暴露所述第一介电层；在所述第一层间介质层的表面沉积所述第二层间介质层，其中，所述第二层间介质层填充所述第一开口的开口端的一部分；刻蚀所述第二层间介质层以形成第二开口，所述第二开口暴露所述第一开口；以及在所述第一开口和所述第二开口内填充金属材料以形成第一导线层。2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口还暴露所述第二栅极结构的端部。3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第二开口的数量为多个，其中，每个所述第二开口都暴露所述第二栅极结构的端部。4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体衬底的第一部分内形成有第一漏级和第二漏级，所述半导体衬底的第二部分内形成有第一源级和第二源级，所述第一部分位于所述第一栅极结构与所述第二栅极结构之间，所述第二部分与所述第一部分分别位于所述第一栅极结构的两侧。5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述第一开口从所述第一漏级的上方延伸至所述第二漏级的上方。6.根据权利要4所述的半导体结构的形成方法，其特征在于，所述第一开口的数量为多个，其中，多个所述第一开口分别位于所述第一漏级的上方和所述第二漏级的上方。7.根据权利要求4所述的半导体...

【专利技术属性】
技术研发人员：北村陽介，
申请(专利权)人：德淮半导体有限公司，
类型：发明
国别省市：江苏,32